棋子 · 2019年10月18日

lab里面提到的clock port在design中不存在

SoC 芯片芯片设计后端

lab中要求分别在port clk_lab1/clk_lab2上创建两个时钟，但是给的verilog netlist里面只有一个clock port clk_lab_in_2?

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极术小姐姐 · 2019年10月18日

你应该说的是lab3，lab3 被不小心动到了目录。现在已经纠正过来了，麻烦再做尝试

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