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baron · 3月24日

深入了解 ARMv9对不可屏蔽中断的支持

Arm A-profile 架构的有一个长期缺陷就是不支持不可屏蔽中断 (NMI) 。2021年，ARM宣布讲支持NMI，所谓支持其实就是看CPU是否支持？GIC是...

3 阅读 862
baron · 3月24日

EL3中设置的中断的routing模型

normal和secure的cpu_context初始化的时候，SCR_EL3.IRQ = 0, SCR_EL3.FIQ = 0

0 阅读 595
baron · 3月24日

Linux和optee双系统中1020-1023号的中断号的使用

快速连接👉👉👉【精选】ARMv8/ARMv9架构入门到精通-目录 👈👈👈1、1020-1023号的中断的介绍在gic的文档中，理出了一些特殊的中断号，其中1020/...

0 阅读 335
baron · 3月24日

[答疑]-中断流程举例:在REE(SCR.FIQ=1)侧时产生了FIQ，跳转到EL3后做了哪些事情？

在中断流程举例的章节中，图中第1步骤中，给REE的SCR.FIQ=1, 在normal EL0/EL1或EL3时来了一个secure group1的中断，该中断将会被标记为...

0 阅读 299
baron · 3月24日

[答疑]-中断流程举例:在TEE侧时产生了FIQ，回到REE后为啥又产生了IRQ

在中断流程举例的章节中，有小伙伴仔细读了该篇文章，并产生一些列问题。其中一个问题，一下子把我问到了：“在TEE侧时产生了FIQ，回到RE...

0 阅读 336
baron · 3月24日

50-armv8/armv9中断系列详解-中断示例展示(虚拟化部分)

引流关键词:armv8, armv9, gic,gicv2,gicv3,异常, 中断，irq,fiq,serror,sync，同步异常，异步异常，向量表，向量表基地址，VBAR，vbar_...

1 阅读 604
baron · 3月24日

42armv8/armv9中断系列详解-optee运行时来了一个REE(linux)中断--代码导读

环境：linux kernel 4.4, （SCR.IRQ=0、SCR.FIQ=1）optee 3.6 （SCR.IRQ=0、SCR.FIQ=0）ARMV8GICV3

1 阅读 541
baron · 3月24日

40-armv8/armv9中断系列详解-中断示例展示(不含虚拟化部分)

环境配置:在linux/optee双系统环境下, linux系统的SCR.IRQ=0、SCR.FIQ=1, optee系统的SCR.IRQ=0、SCR.FIQ=0

0 阅读 378
baron · 3月23日

optee中的异常向量表解读--中断处理解读

我们可以看出，实际上有四组表，每组表有四个异常入口，分别对应同步异常，IRQ，FIQ和serror。

0 阅读 321
baron · 3月23日

22-armv8/armv9中断系列详解-软件篇-Linux kernel中断相关软件导读

思考：1、这里有没有按照armv8定义的异常向量表排列？不是每一个offset只有128bytes地址空间吗，如何做到的？2、Linux Kernel arm64体系...

4 阅读 698
baron · 3月23日

21-Linux Kernel/optee/ATF等操作系统的异常向量表的速查

快速连接👉👉👉【精选】ARMv8/ARMv9架构入门到精通-目录 👈👈👈软件中定义的向量表，是否和ARM文档中的向量offset一致向量表的基地址是否写入...

4 阅读 700
baron · 3月23日

20-armv8/armv9中断系列详解-硬件基础篇

有人说，中断就包含IRQ和FIQ，其实这是不准确的，准确的说法应该是：产生到aarch64的异步异常(包括IRQ, FIQ, SError) 可看作中断。官方...

0 阅读 337
baron · 3月23日

10-ARM gicv3/gicv4的总结-基础篇

快速连接👉👉👉【精选】ARMv8/ARMv9架构入门到精通-目录 👈👈👈1、gic的版本GIC是一个为Cortex-A和Arm Cortex-R设计的标准的中断控制器2、GICv...

0 阅读 411
baron · 3月23日

00-armv8/armv9中断系列详解-序言

引流关键词:armv8, armv9, gic,gicv2,gicv3,异常, 中断，irq,fiq,serror,sync，同步异常，异步异常，向量表，向量表基地址，VBAR，vbar_...

4 阅读 689
baron · 3月23日

[mmu/cache]-ARMV8的cache的维护指令介绍

清除（Clean）整个高速缓存或者某个高速缓存行。相应的高速缓存行会被标记为脏，数据会写回到下一级高速缓存中或者主存储器中。

0 阅读 382
baron · 3月23日

[mmu/cache]-MMU的地址翻译(Address translation)指令介绍

AT指令的语法格式：有了上面的语法格式后，就非常好理解armv8的MMU提供了14条AT指令了：MMU的地址翻译一般都是自动进行的，在当前的linu...

0 阅读 439
baron · 3月23日

Inner shareable cache、 Inner shareable Attribute关系

Inner shareable cache：这是ASIC在设计的时候，会把离cpu进的cache定义成Inner shareable cache，软件可以通过读取CLIDR_EL1.ICB比特...

0 阅读 255
baron · 3月23日

cache coherence和memory consistency的区别

思考：1、cache coherence和memory consistency的区别？2、cache一致性和barrier指令有什么关系？

1 阅读 360
baron · 3月22日

Armv9读取cache内容：Direct access to internal memory

Cortex-A720核心提供一种机制，通过IMPLEMENTATION DEFINED系统寄存器可以读取L1缓存、L2缓存和Translation Lookaside Buffer（TLB）。...

3 阅读 516
baron · 3月22日

Armv9 Cortex-A720的L2 memory system 和 L2 Cache

Cortex-A720核心的L2内存系统通过CPU bridge连接core与DynamIQ Shared Unit-120，其中包括私有的L2缓存。L2缓存是统一的，每个Cortex-A7...

1 阅读 653

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