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棋子

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place前为何要设哪些层需要extract？已解决
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没有正确识别clock gating cell的问题已解决
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为何从dff出来接到clk sel的不能设case value？已解决
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skew的约束跨gen clock吗？已解决
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在本实验使用的工艺上，min area是soft的约束吗？已解决
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为什么在route的时候设worst scenario？已解决
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请问warning中fram lib_cell的pg_type属性如何查看
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能否请老师整体介绍下SV 仿真环境搭建的注意事项和仿真工具中参数如何设置
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请问要实现手动输入一个数给变量赋值需要什么样的语句已解决
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不同initial块相互是同步的吗已解决
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为什么关联数组不能用for遍历，只能用foreach 已解决
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请问fork join做超时检测要怎么写已解决
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请问老师，如何理解环状链表已解决
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为什么固定数组的初始化未在{}前添加'符号时编译不报错？已解决
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nom_process代表什么已解决
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STA不是应该做完Route 以后分析才有意义吗。 wire delay 再route 的时候不是实际电路的延迟吗已解决
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source ./flow/design.sdc 已解决
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lab里面提到的clock port在design中不存在已解决
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virtual clock 作用已解决
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为什么一般先修setup后修hold 已解决
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2019年08月07日加入

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