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需要整个flow的要点已解决
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同步时钟为啥一定要同源已解决
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如果C1前面又接了个寄存器C0，那c1是Launch时钟还是Capture时钟啊，这个时钟域还是C2吗已解决
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亚稳态二级处理的原理已解决
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增加寄存器避免亚稳态，但这能保证输出逻辑是正确的么？已解决
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请再具体描述一下axi的拓扑已解决
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AXI中为什么不去掉RID 已解决
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总线从power domain A到power domain B都需要注意什么？已解决
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总结理解一下：interleave需要master和slave都需要BUF，reorder只有master需要BUF？已解决
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W channel 需要加入buffer吗？已解决
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AXI3一个transaction中多个transfer有AWID相同，WID不同的使用场景么？已解决
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四个相同的AHB2SRAM的slave可否用一个multiplexor挂在AHB-lite bus matrix上？已解决
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输入数据寄存的工作时钟已解决
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没有数据传输要求得Busy 状态与IDLE状态有什么区别？已解决
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exclusive 访问数据空间已解决
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ahb incr不能跨越1kB地址边界
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HRDATA受不受ready的影响？已解决
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WRAP传输时的起始地址1 已解决
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WRAP传输时的起始地址2 已解决
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为什么在cmsdk_apb4_eg_slave中实例化cmsdk_clock_gate模块提示我对该模块没有定义？已解决
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2019年08月07日加入

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