Dinglei_hello · 2021年09月27日

面向对象的SystemVerilog

SystemVerilog 引入了面向对象的思想。对象句柄为语言提供了一种安全的、类似于指针的机制。

类提供了继承和抽象建模的能力,这就将不带有任何类型安全性问题的 C 函数指针的优点引入到了 SystemVerilog 中,因此它为 Verilog 带来了真正的多态性。

它包含了数据以及对数据进行操作的成员函数(函数和任务)。类的数据被称为类属性,它的子程序被称为方法,无论是类属性还是方法都是类的成员。类属性和方法结合在一起,定义了某种类型的对象的内容和能力。

由于其继承了面向对象的思想,因此在 SV 中可以定义类,然后例化,例如下面的代码。

class X_mac_env extends uvm_env;
  X_mac_agent input_agt;//用于向 DUT 发送数据在实例化中,配置为 ACTIVE 模式
  X_mac_agent output_agt;//用于向 DUT 接收数据,配置为 PASSIVE 模式
  X_mac_reference_model X_mac_model;//实例化 model 和 scoreboard
  X_mac_scoreboard X_mac_scb;
//定义了三个 fifo,用于连接 scoreboard 的两个接口和 reference model 的一个接口
  uvm_tlm_analysis_fifo #(X_mac_reg_transaction ) reg_agt_mdl_fifo ;//i_agt<==>ref model
  uvm_tlm_analysis_fifo #(eth_frame_transaction ) eth_agt_mdl_fifo ;//i_agt<==>ref model
  uvm_tlm_analysis_fifo #(fec_frame_transaction ) X_mac_agt_mdl_fifo;//i_agt<==>ref model
  uvm_tlm_analysis_fifo #(X_mac_reg_transaction ) reg_agt_scb_fifo ;//o_agt<==>scb
  uvm_tlm_analysis_fifo #(eth_frame_transaction ) eth_agt_scb_fifo ;//o_agt<==>scb
  uvm_tlm_analysis_fifo #(fec_frame_transaction ) X_mac_agt_scb_fifo;//o_agt<==>scb 
  uvm_tlm_analysis_fifo #(X_mac_reg_transaction ) reg_mdl_scb_fifo ;//ref<==>scb
  uvm_tlm_analysis_fifo #(eth_frame_transaction ) eth_mdl_scb_fifo ;//ref<==>scb
  uvm_tlm_analysis_fifo #(fec_frame_transaction ) X_mac_mdl_scb_fifo;//ref <==>scb
  extern function new(string name,uvm_component parent);
  extern virtual function void build_phase(uvm_phase phase);
  extern virtual function void connect_phase(uvm_phase phase);
  `uvm_component_utils(X_mac_env)
endclass

像在 env 这个类中,就例化了两个X_mac_agent、 refernence model 和 scoreboard,另外例化了 9 个 fifo,使用十分方便。

END

作者:验证哥布林
原文链接:https://mp.weixin.qq.com/s/rbo0\_rgRQ\_Bmzj3nzdn55g
微信公众号:
芯片验证工程师.jpg

推荐阅读

更多IC设计技术干货请关注IC设计技术专栏
1 阅读 484
推荐阅读
0 条评论
关注数
8678
内容数
805
主要交流IC以及SoC设计流程相关的技术和知识
目录
极术微信服务号
关注极术微信号
实时接收点赞提醒和评论通知
安谋科技学堂公众号
关注安谋科技学堂
实时获取安谋科技及 Arm 教学资源
安谋科技招聘公众号
关注安谋科技招聘
实时获取安谋科技中国职位信息