原文地址：https://vlsitutorials.com/synthesis-timing-constraints/
后附英文原文
本文是 how to define Synthesis timing constraint 系列文章的目录篇。
本系列文章包括以下主题 -
1.如何约束单时钟域下的输入、输出和内部时序路径
- 四类时序路径之间的区别
- 如何建模与约束时钟偏斜（Skew）与时钟跳变时间（Transition time）
- 如何约束不同的时序路径
- 虚拟时钟的概念
- 时序预算的概念
2. 更多场景下，如何约束单时钟域下的输入、输出路径
- 输入延迟：时钟下降沿
- 输入延迟：多输入路径
- 输出延迟：时钟下降沿
- 输出延迟：多输出路径
3. 如何约束设计中的多同步时钟路径
- 如何在一个端口上添加多个延迟约束
- 基频的概念
4. 如何约束设计中的异步时钟和生成时钟
- 如何约束生成时钟
- 如何约束异步时钟
5. 如何约束设计中的逻辑不相关时钟
四种不同场景分析
6. 如何约束设计中的多周期路径
- 设计中的多时钟路径示例
- 如何约束多周期建立时序路径
- 如何约束多周期保持时序路径
原文
Topics covered –
1.How to constrain the input, output and internal path of a single clock design
- What are the different Timing paths
- How to model clock skew and clock transition time
- How to constrain different timing paths
- Concept of virtual clock
- Concept of time budgeting
2.How to constrain the input and output of a single clock design in different scenarios
- Input delay: Falling clock edge
- Input delay: Multiple input paths
- Output delay: Falling clock edge
- Output delay: Multiple output paths
3.How to constrain multiple synchronous clock design
- How to apply multiple delay constraint on the same port
- Concept of base period
4.How to constrain asynchronous clocks and generated clocks in a design
- How to constrain generated clocks
- How to constrain asynchronous clocks
5.How to constrain logically exclusive clocks in a design
- Four different scenarios explained
6.How to constrain multi-cycle path in a design
- A multi-cycle path implemented in a design
- How to constrain a multi-cycle path for setup timing
- How to constrain a multi-cycle path for hold timing
原文：知乎
作者：LogicJitterGibbs
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