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    HDLBits:在线学习 Verilog (二十一 · Problem 100 - 104)

    转载自:知乎作者:木帅宇首先附上传送门:Count1to10 - HDLBits​Problem 100 Decade counter again牛刀小试本题和Problem 99 类似,还是1~10的计数器,唯一不同是同步复位为1.解答与解析 {代码...} Problem 101 Slow decade counter牛刀小试设计一个0~9的计数器,共10个周期。该计数器采用同步复位且复位为0。但是本...

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    HDLBits:在线学习 Verilog (二十 · Problem 95 - 99)

    在一个8bit的变量中,从一个周期到另一个周期期间,检测输入信号变化。即上升沿变化或下降沿变化。输出应在0变为1后产生。

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    一图了解 DDR IP 主要厂商

    转载自:知乎DDR 是 SOC 的重要组成部分之一,随着 DDR 的速度不断提升,DDR 模块的设计难度也随之增大。目前 IC 设计公司一般从第三方购买 DDR IP。下图是一个典型的 SoC 系统的 DDR 部分,DDR 模块一般包括控制器与 PHY 两部分,其间通过标准的 DFI 总线连接。

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    HDLBits:在线学习 Verilog (十九 · Problem 90 - 94)

    转载自:知乎首先附上传送门Mt2015 muxdff - HDLBitsProblem 90 Mux and DFF牛刀小试考虑下图所示的时序电路问题:我们用3个包含触发器和多路选择器的子模块来实现图中电路。题目要求我们写出包含一个触发器和一个多路选择器的子模块。答案与解析 {代码...} Problem 91 Mux and DFF牛刀小试考虑一个 n-bit 移位寄存器。...

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    HDLBits:在线学习 Verilog (十八 · Problem 85-89)

    转载自:知乎本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题,并附上解答和一些作者个人的理解,相信无论是想 7 分钟精通 Verilog,还是对 Verilog 和数电知识查漏补缺的同学,都能从中有所收获。

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    译文: DDR4 SDRAM - Understanding the Basics(下)

    DDR4 的读写访问都基于 Burst 形式(译注:Burst 一般译作突发传输或者猝发传输)。突发传输起始时,由用户指定传输的起始地址,以及本次传输的长度,在 DDR4 中这个长度为 8 或者 4,后者是一个 chopped 的传输。(译注:chopped burst ,即提利昂·兰尼斯特式短小的传输)

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    HDLBits:在线学习 Verilog (十七 · Problem 80-84)

    转载自:知乎本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题,并附上解答和一些作者个人的理解,相信无论是想 7 分钟精通 Verilog,还是对 Verilog 和数电知识查漏补缺的同学,都能从中有所收获。

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    安谋中国“周易”Z2 AIPU正式发布,单核算力可达4TOPS,性能翻倍效率翻番

    安谋科技(中国)有限公司(“安谋中国”)今天正式发布“周易”Z2 AIPU(AI Processing Unit),单核算力最高可达4TOPS,较“周易”Z1 AIPU的单核算力提高一倍,同时支持多达32核的可扩展配置,从而能够在单个SoC中实现128TOPS的强大算力。 “周易”Z2 AIPU延用了“周易”AIPU的架构,并在微架构上进行了优化,从而将芯片面积减少...

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    HDLBits:在线学习 Verilog (十六 · Problem 75 - 79)

    转载自:知乎首先附上传送门Kmap4 - HDLBitProblem 75 4-variable根据卡诺图实现电路:解答与解析 {代码...} Problem 76 Minimum SOP and POS一个4输入a, b, c, d和一输出的逻辑电路,当输入为2, 7或15时,输出为1, 当输入为0, 1, 4, 5, 6, 9, 10, 13, 或 14 时,输出为0,当输入为3,8,11或12时输出为任意值。举例来...

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    译文: DDR4 SDRAM - Understanding the Basics(上)

    如今,DDR4 SDRAM 是基于 FPGA 或者 ASIC 的设备中非常流行的存储介质。本文我们将探寻 DDR4 的一些的基础知识:

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    HDLBits:在线学习 Verilog (十五 · Problem 70 - 74)

    题目要求我们创建一个100bit的二进制的加法器,该电路共包含两个100bit的输入和一个cin, 输出产生sum和cout。

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    HDLBits:在线学习 Verilog (十四 · Problem 65-69)

    本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题,并附上解答和一些作者个人的理解,相信无论是想 7 分钟精通 Verilog,还是对 Verilog 和数电知识查漏补缺的同学,都能从中有所收获。转载自:知乎

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    HDLBits:在线学习 Verilog (十三 · Problem 60-64)

    本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题,并附上解答和一些作者个人的理解,相信无论是想 7 分钟精通 Verilog,还是对 Verilog 和数电知识查漏补缺的同学,都能从中有所收获。转载自:知乎

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    Arm微服务器

    低成本Arm微服务器开发平台“云芯1号”教程及应用,欢迎关注

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    云芯一号测评1:开箱及开机自动切换高性能模式

    测试背景简介极术社区的小伙伴们大家好,我叫徐珂靖,是一个骨灰级工科男,很荣幸地成为本期试用活动的第一批用户。让我们有请今天的主角云芯一号开发板登场吧。云芯一号的产品信息见:[链接]快速开始的参考教程:[链接]今天中午,我刚拿到开发板。我知道,还有不少小伙伴没有通过申请,但依然对这块板子很感兴趣。下面...

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    HDLBits:在线学习 Verilog (十二 · Problem 55 - 59)

    ​ 假设你正在设计一个电路来控制手机的振铃器和振动电机。当手机来电时(input ring),电路必须把震动( output motor = 1 )或响铃( output ringer = 1 )打开,但不能同时打开。当手机处于震动模式时( input vibrate = 1 ),则打开震动( output motor = 1 )。否则打开响铃。

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    HDLBits:在线学习 Verilog (十一 · Problem 50 - 54)

    ​ 在前面的练习中,我们使用简单的逻辑门和多个逻辑门的组合。这些电路是组合电路的例子。组合意味着电路的输出只是其输入的函数(在数学意义上)。这意味着对于任何给定的输入值,只有一个可能的输出值。因此,描述组合函数行为的一种方法是显式地列出输入的每个可能值的输出应该是什么。这是一张真值表。

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    HDLBits:在线学习 Verilog (十 · Problem 45 - 49)

    转载自:知乎首先附上传送门:[链接]Problem 45 NOR实现如下电路:解析: 一个或非门 {代码...} Problem 46 Another gate实现如下电路:解析:一个与门,但输入in2需要取反。 {代码...} Problem 47 Two gates​ 实现如下电路:解析: 如上图所示, 一个异或门,一个同或门,我声明一个wire型的temp来存放同或门的输出。 {...

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    HDLBits:在线学习 Verilog (九 · Problem 40 - 44)

    ​ 设计电路来计算输入矢量中 ’1‘ 的个数,题目要求建立一个255bit输入的矢量来判断输入中 ’1‘ 的个数。

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    HDLBits:在线学习Verilog(八 · Problem 35-39)

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2019年08月02日 加入
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