当一个拥有 DRAM 子系统的设备启动时，有几件事需要在 DRAM 进入工作状态之前完成。下图是来自 JEDEC specification （DDR4 标准，[链接]）的状态机，展示出上电之后 DRAM 经历的几个状态。
本文是 how to define Synthesis timing constraint 系列文章的第六篇。
本文是 how to define Synthesis timing constraint 系列文章的第五篇。
本文是 how to define Synthesis timing constraint 系列文章的目录篇。
本文是 how to define Synthesis timing constraint 系列文章的第四篇。
对日新月异的 DRAM 存储技术来说，本书成书于 2000 年左右，讨论的是非常早先和相对简单的技术。但是，较早，相对简单的技术可以方便我们学习 DRAM 技术的基础，另外，了解过去的技术并将其与最新技术对比，可以让我们了解 DRAM 技术发展的脉络，或许会为新的技术发展带来启迪。以上是译者翻译这本二十年前的古老技术书...
本文是 how to define Synthesis timing constraint 系列文章的第三篇。
本文是 how to define Synthesis timing constraint 系列文章的第一篇。
但是相比裕太微电子，龙迅半导体虽然营收规模差不多，但是要更赚钱的多（毛利率高达六成多），这就引起了笔者的兴趣：为什么他们的芯片如此赚钱？
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最近科创板注册 IPO 的半导体公司似乎没以前那么多了，可能是该上市的公司基本上都上市了。本系列文章我们关注即将在 2023 年初上市的裕太微电子。
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本系列连载于 OpenIC SIG，除了 DDR 学习时间专栏外，OICG 目前正在陆续上线 HDLBits 中文导学的优化版本，欢迎关注/支持/加入我们
本期我们基于DDR 测试方案提供商：Teledyne Lecroy 关于 DDR 调试与兼容性验证的系列讲座来学习 DDR 测试与调试相关的知识。
我们在前文中多次提及一些和链路初始化和训练相关的配置寄存器（Configuration Register），在这一节我们将对它们做一番总结。
更新一代的 PCIe 协议以更高的速率和更宽的链路提供了比早先版本更高的性能，但也消耗了更多功耗。所以，2.0 协议的作者提出了另一种电源管理机制，即允许硬件在运行过程中动态地（on the fly）调整链路的速率和宽度。这项机制允许链路在需要提高性能时，使用尽可能快的速率和尽可能宽的链路宽度。而在需要降低功耗时，...
OCC，On-chip Clock Controllers，片上时钟控制器，也被称为 SCC，Scan Clock Controllers。OCC 是插入到 SoC 中的时钟控制逻辑，用于硅片在 ATE （Automatic test Equipment）机台上进行测试时，控制测试使用的时钟。因为在 at-speed 测试时，在 capture 阶段需要用到两个和功能（functional）时钟频率相同的两个脉冲，...
如果电路设计中只考虑电路的功能性，而没有考虑可测试性，那么需要更改时钟架构，才能支持 Scan 相关测试的运行。本文将以修改一个非常简单的纯功能性（functional）电路的时钟架构，以适应 Scan 需求的例子，来说明时钟结构为增加可测试性所需的修改。
上一章节讨论了用于支持 QoS（Quality of Service）的机制，并描述了对网络结构中传输的不同数据包的传输时间和带宽进行控制的意义。这些机制包括，特定应用的软件会给每个数据包分配优先级，以及在每个设备内构建可选的硬件来启用事务优先级管理。
