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    DDR 学习时间 (Part B - 5):DRAM 颗粒容量规格

    本系列连载于 OpenIC SIG,除了 DDR 学习时间专栏外,OICG 目前正在陆续上线 HDLBits 中文导学的优化版本,欢迎关注/支持/加入我们

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    DDR 学习时间 (Part D - 2):[TL]DDR调试与兼容性验证系列讲座(二)

    本期我们基于DDR 测试方案提供商:Teledyne Lecroy 关于 DDR 调试与兼容性验证的系列讲座来学习 DDR 测试与调试相关的知识。

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    PCI Express Technology 3.0 链路初始化与训练 节16 相关配置寄存器

    我们在前文中多次提及一些和链路初始化和训练相关的配置寄存器(Configuration Register),在这一节我们将对它们做一番总结。

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    PCI Express Technology 3.0 链路初始化与训练 节15 动态带宽改变

    更新一代的 PCIe 协议以更高的速率和更宽的链路提供了比早先版本更高的性能,但也消耗了更多功耗。所以,2.0 协议的作者提出了另一种电源管理机制,即允许硬件在运行过程中动态地(on the fly)调整链路的速率和宽度。这项机制允许链路在需要提高性能时,使用尽可能快的速率和尽可能宽的链路宽度。而在需要降低功耗时,...

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    [译文] On-chip Clock Controller // 片上时钟控制器

    OCC,On-chip Clock Controllers,片上时钟控制器,也被称为 SCC,Scan Clock Controllers。OCC 是插入到 SoC 中的时钟控制逻辑,用于硅片在 ATE (Automatic test Equipment)机台上进行测试时,控制测试使用的时钟。因为在 at-speed 测试时,在 capture 阶段需要用到两个和功能(functional)时钟频率相同的两个脉冲,...

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    [译文] Scan Clocking Architecture // Scan 时钟架构

    如果电路设计中只考虑电路的功能性,而没有考虑可测试性,那么需要更改时钟架构,才能支持 Scan 相关测试的运行。本文将以修改一个非常简单的纯功能性(functional)电路的时钟架构,以适应 Scan 需求的例子,来说明时钟结构为增加可测试性所需的修改。

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    [译文]PCI Express Technology 3.0 Chapter 8 事务排序

    上一章节讨论了用于支持 QoS(Quality of Service)的机制,并描述了对网络结构中传输的不同数据包的传输时间和带宽进行控制的意义。这些机制包括,特定应用的软件会给每个数据包分配优先级,以及在每个设备内构建可选的硬件来启用事务优先级管理。

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    [译文] DFT, Scan and ATPG

    芯片制造厂家的工艺一般多多少少会导致芯片存在一些缺陷(defects),这些缺陷通常被称为故障(fault)。如果有详细定义的测试流程能够让这些故障在实际硅片上暴露出来,那么这些故障被认为是可测试的(testable)。为了能够在测试中尽可能检测到多的故障,我们需要在测试中增加额外的逻辑。DFT (Design for testablili...

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    [译文] Example showing JTAG Operation // JTAG 运行示例

    假设这么一个调试场景,我们出于调试需求,需要 JTAG 能够访问并修改设计中一个 3 比特位宽的控制信号。在正常的 functional 模式中,该控制信号数值为 3'b111;但出于一些调试目的,我们想要把它改成 3'b100。以下是通过 TAP 实现这一点的过程。

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    [译文] JTAG 指令寄存器和指令译码器

    指令寄存器的目的是通过 TDI 信号移入指令。另外,指令寄存器还可以在新指令完全移入之前,存储当前的指令。

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    [译文] TAP and TAP Controller // JTAG 测试访问接口及其控制器

    TAP 是 JTAG 总线的控制接口。IEEE 标准定义了四个强制的 TAP 信号以及一个可选的 TAP 信号。

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    [译文] JTAG Architecture //JTAG 架构

    JTAG 是 Joint Test Action Group 的缩写,指的是开发 IEEE 1149.1 标准的开发小组。

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    PCI Express Technology 3.0 链路初始化与训练 节9-11

    L0s 是一个低功耗链路状态,L0s 返回 L0 状态的退出延迟最短。设备通过硬件逻辑自动控制进出 L0s 状态的行为,无需软件参与。链路双方都可以单独地进入或者退出 L0s 状态。

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    [持续演进]资料整理:可以学习 N 小时的 DDR

    ​目录一起随笔者学习 DDR 吧,目前主要涉及的是 PCDDR,还没有接触 LPDDR。专栏存储的故事知乎专栏 《存储的故事》:用 0 和 1 记录这世界的漫漫长夜。文章DDR 原理LogicJitterGibbs:译文:DDR4 - Initialization, Training and CalibrationLogicJitterGibbs:译文: DDR4 SDRAM - Understanding the Basics(上)Logic...

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    PCI Express Technology 3.0 链路初始化与训练 节8 Recovery

    如果一切如预期一样顺利,那么链路可以在不进入 Recovery 状态的情况下,直接被训练进入 L0 状态,这一正常工作状态。但我们之前讨论过,在两种情况下一定需要进入 Recovery 状态。

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    PCI Express Technology 3.0 链路初始化与训练 节5

    译注:本篇译文为 Polling 状态节,但其中欠 Polling.Compliance 次状态的细节部分。这是因为笔者不是很熟悉编码部分,翻译地不太顺利,所以我打算先接着往后翻译,再回头补上这部分。

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    一种数字delayline的设计方案

    在高速并行接口(例如DDR接口)中,由于工作环境的变化,可能会导致Data bus与时钟信号之间的skew相差比较大,从而使得本来就小的采样窗口变得更加紧张,严重的话会导致采样失败。在这种情况下,一个可以调节skew的玩意是十分有必要的。而由于模拟DLL个头比较大,容易增大面积,从而加大成本。所以领导可能会要求你去用...

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    PCI Express Technology 3.0 链路初始化与训练 7 L0 状态

    L0 状态是链路的全功能正常工作状态, 虽然刚进入此状态时处于逻辑空闲状态,但之后链路两端的设备会交换 TLP 和 DLLP(译注:此处按照个人理解翻译了,原文为 This is the normal, fully‐operational Link state, during which Logical Idle, TLPs and DLLPs are exchanged between Link neighbors.)。在链路训练过程完...

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    PCI Express Technology 3.0 链路初始化与训练 Configuration

    设备初始化时,Configuration 状态在 2.5GT/s 速率下配置链路以及通道编号。5GT/s 和 8GT/s 速率时,设备也可能从 Recovery 状态进入 Configuration 状态。此时状态转换的主要目的是为了进行多通道设备的链路位宽动态转换。动态转换仅支持 5GT/s 和 8GT/s 速率的设备。这些高速率设备详细的状态转换过程将在原文 552 页...

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    为什么IBIS建模对设计成功至关重要?

    除了节省成本外,使用 IBIS 模型的设计人员还可以在进行电路板原型设计或制造之前预见并解决信号完整性问题,从而缩短电路板开发周期,从而加快上市时间。

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2019年08月02日 加入
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