LJgibbs 头像

LJgibbs

7011 声望
想成为 IC 工程师 / 业余 FPGA,历史学,计算机网络爱好者 展开

想成为 IC 工程师 / 业余 FPGA,历史学,计算机网络爱好者

收起
关注了
13
粉丝数
10645
IP 属地上海市
最新动态
  • 发布了文章 ·
    [科技博客译文] 新思 EDA 工程师视角:生成式人工智能将在2024年引领巨大机遇

    它已经正式确认!在不到一年的时间里,生成式人工智能(GenAI)已经以创纪录的速度达到了 Gartner’s Peak of Inflated Expectations。然而,今年围绕ChatGPT的讨论和新应用已经表明,GenAI不仅已经到来,而且正准备真正改变知识工作的方式。它确实是那种难得一见的变革性技术之一。我们正在看到GenAI在各个领域的应用,...

    摘要图
  • 发布了文章 ·
    Synopsys DDR 相关技术白皮书与 IP 技术公告合集

    本系列文章会搬运新思有关 DDR 相关技术白皮书与 IP 技术公告,这些文章有不错的主题和靠谱的内容,并且很多是翻译成中文的版本。

    摘要图
  • 发布了文章 ·
    翻译 Micron DDR TN-46-15: 低功耗与标准 DDR SDRAM 对比

    本期我们学习美光的一篇文章,关于低功耗 DDR,即 LPDDR 和标准 DDR 的对比介绍,本文是对这篇文章粗略翻译。

    摘要图
  • 发布了文章 ·
    [译文] 芯片设计后端知识笔记: Minimum Pulse Width 检查

    Minimum Pulse Width 最小脉冲宽度检查是为了确保时钟信号的脉冲宽度足够宽,使 cell 内部操作能够完成。也就是说,为了获得 cell 上稳定的输出,你需要确保在触发器的时钟引脚上的时钟信号至少具有某个 “最小” 的宽度。

    摘要图
  • 发布了文章 ·
    [译文] 芯片设计后端知识笔记: Useful Skew 介绍

    对于时钟树(clock tree)构建,传统的方法是采用零偏斜(Zero Skew)设计或者平衡偏斜(Balanced SKew)设计。即让每个时钟接收端(Sink)上的的插入延迟(Insertion Delay)保持相等,以便每个节点同时接收到时钟( 或者尽可能接近同时接收时钟 )。

    摘要图
  • 发布了文章 ·
    DDR 学习时间 (Part C - 3): DFI PHY 与 DFI 时钟频率比

    本节基于 DFI 协议 4.9 节(协议 4.0 版本)讨论 DFI PHY 时钟频率与 DFI 时钟多倍频率比的架构、地址控制/写数据/读数据信号行为。

    摘要图
  • 发布了文章 ·
    JESD79-4 第4章 SDRAM命令描述与操作(4.24)

    4.24 读操作4.24.1 读时序定义此章节中描述的读时序参数可在DLL锁定或未锁定的状态下使用。读选通信号上升沿参数:tDQSCK min/max描述了数据选通信号上升沿与CK_t, CK_c之间的关系。tDQSCK是数据选通信号与CK_t, CK_c之间的世界延时关系。tQSH描述了DQS_t, DQS_c差分输出的高电压时间tDQSQ描述了DQ引脚上一次有效传输最...

    摘要图
  • 发布了文章 ·
    JESD79-4 第4章 SDRAM命令描述与操作(4.20-4.23)

    DDR4 SDRAM支持写先导区域的可编程,可通过MRS来选择1倍tCK或2倍tCK,如下图中所示。当写先导被打开,那么CWL参数也要做相应的增加。当在2倍tCK的写先导模式下进行写操作时,tWTR与tWR参数也需要比spec中要求的值增加一个tCK。

    摘要图
  • 发布了文章 ·
    JESD79-4 第4章 SDRAM命令描述与操作(4.17-4.19)

    在DDR4 SDRAM中MR2.[A2:A0]是用来打开或关闭C/A Parity的定义域,默认状态位关闭。通过向MR5中的C/A Parity Latency写一个非0值,可以使能C/A Parity功能。但是在使能C/A Parity功能之前需要确保Parity Error位必须为0,也就是说在执行SDRAM命令之前不能有Parity错误。在C/A Parity打开时,对于所有的DRAM命令,Parity的...

    摘要图
  • 发布了文章 ·
    JESD79-4 第4章 SDRAM命令描述与操作(4.14-4.16)

    DDR4中允许在同一个Rank上对不同的设备进行编程。下面例子中描述了在同一Rank不同设备上对ODT与Vref值分别进行不同配置。

    摘要图
  • 发布了文章 ·
    JESD79-4 第4章 SDRAM命令描述与操作(4.11-4.13)

    DDR4 SDRAM中的x8、x16设备支持DM、DBI功能。x4设备不支持DM、DBI功能。x8设备支持TDQS功能,x4、x16不支持TDQS功能。

    摘要图
  • 发布了文章 ·
    JESD79-4 第4章 SDRAM命令描述与操作(4.10)

    DDR4 SDRAM包含了4个8bit的MPR寄存器用来存储DQ数据。这些一次性编程的寄存器可通过MRS命令来激活。在DQ总线连接性训练过程中可使用MPR所存储的数据位。在MPR使能模式下,DDR4 SDRAM仅支持如下命令:MRS, RD, RDA WR, WRA, DES, REF与RESET。

    摘要图
  • 发布了文章 ·
    JESD79-4 第4章 SDRAM命令描述与操作(4.8-4.9)

    当MR4寄存器中的A3=1且A2=0时,即可进入此模式。发送给DRAM的refresh命令间隔需要等于或小于普通温度模式(0℃-85℃)中的tREFI时间。在此模式中,系统必须保证DRAM的温度不超过85℃。

    摘要图
  • 发布了文章 ·
    JESD79-4 第4章 SDRAM命令描述与操作(4.5-4.7)

    DDR4 SDRAM的DLL-off模式是通过配置MR1寄存器的A0为0来进入的。在此模式中,DLL将不会有任何操作,知道MR1寄存器的A0重新被配置为1。DLL-off模式可在初始化过程中,或者是在初始化完成之后进入。具体可参考4.6节“改变输入时钟频率”。

    摘要图
  • 发布了文章 ·
    JESD79-4 第4章 SDRAM命令描述与操作(4.1-4.4)

    Note 1,2,3 and 4 适用于真值表中所有命令Note 5 适用于读写命令[BG=Bank组地址, BA=Bank地址, RA=Row地址, CA=Column地址, BC_n=Burst长度, X=不关心, V=需有效].

    摘要图
  • 发布了文章 ·
    JESD79-4 第3章 功能描述

    NOTE 此简化的状态机仅提供可能的状态转换与命令控制的概观。尤其,打开多bank与使能ODT等其他的操作的细节是没有包含进来的。

    摘要图
  • 发布了文章 ·
    JESD79-4 第2章 DDR4 SDRAM 的引脚封装与寻址

    此文档为DDR4 SDRAM的使用说明书,包含了DDR4 SDRAM的特性、功能、AC与DC特性、封装与出球分布。此标准的目的为定义从2Gbit到16Gbit的x4\x8\x16 DDR4 SDRAM的JEDEC最小标准。此标准是基于DDR3的标准(JESD97-3)以及DDR和DDR2的部分标准(JESD79\JESD79-2)。DDR4 SDRAM标准中的每一处改动,都是通过委员会考虑并投票通过的...

    摘要图
  • 发布了文章 ·
    DDR 学习时间:学习 Micron DDR4 TN-40-07: DDR4 功耗估算 (2)

    本期我们学习美光的一篇文章,关于如何估算 DDR 功耗,本文是对这篇文章粗略翻译和一点儿个人见解。原文链接:Calculating Memory Power for DDR4 SDRAM

    摘要图
  • 发布了文章 ·
    DDR 学习时间 (Part C - 1):DFI 协议简介、演进和协议下载

    DFI 全称 DDR PHY Interface, 是 DDR controller 和 DDR PHY 之间的行业标准接口。

    摘要图
  • 发布了文章 ·
    DDR 学习时间:学习 Micron DDR4 TN-40-07: DDR4 功耗估算 (1)

    本期我们学习美光的一篇文章,关于如何估算 DDR 功耗,本文是对这篇文章粗略翻译和一点儿个人见解。原文链接:Calculating Memory Power for DDR4 SDRAM

    摘要图
认证与成就
获得 260 次点赞
2019年08月02日 加入
极术微信服务号
关注极术微信号
实时接收点赞提醒和评论通知
安谋科技学堂公众号
关注安谋科技学堂
实时获取安谋科技及 Arm 教学资源
安谋科技招聘公众号
关注安谋科技招聘
实时获取安谋科技中国职位信息