DFI 协议中的写传输(Write Transaction)定义为 MC 通过 DFI 总线向 PHY 写入数据的过程,PHY 随后负责将数据转换为 DRAM 总线形式,发送给 DRAM 颗粒。
我们知道 LPDDR4 相比 DDR4 一项重要的改动是在单个颗粒上支持独立的双通道(Channel),单个通道位宽 16 比特。这样一来,系统可以在 DDR 数据位宽不变的情况下,支持更多的通道,从而提高 DDR 访问效率。
针对芯片设计中 DDR 控制器-PHY 集成相关问题,与芯片 DDR 相关硅前硅后奇怪问题 Debug,开设咨询窗口。如果你有相关问题,或者 debug 中的疑难杂症,可以通过知乎私信咨询/知乎付费咨询。简单、概念类问题免费,如果涉及到细节、具体问题的分析解决,或者协助参与 debug 过程,就是另外的价钱具体再谈。报酬不是重点,...
工程师读上市公司年报,移除宏观叙事与财务细节,关心一些我们打工人关心的内容。注:本文含有 AI 辅助创作(Kimi.ai)
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背景手写Multiport RamMultiport RAM 代码方案资源评估Multiport RAM 资源利用的优化资源评估防止读写冲突的组合逻辑设计(写优先)仿真和时序单口写数据单端口读数据多口读相同数据多口同时读不同数据背景在多端口交换机的设计中,交换机的每个端口都会各自维护一张查找表,数据帧进入到交换机后,需要进行查表和转发。...
今天有朋友问我,22nm比28nm面积小多少。我说30%吧。他说,这么小?我说,30%都说多了。注:以下资料来自公开信息,仅做一个与28nm大致的比较。1-22FDX工艺分一下几个flavor。2-与28nm相比,功耗更低,性能更强。还能通过正负偏压来进行功耗和性能的这种,但是采用偏压的话也不是没有成本。要有额外的IP来提供偏压所需的...
如果你是在一个成熟的公司,那么在timing signoff的话,那么可能需要check很多东西。其实很多内容是与工艺以及设计相关的一些特殊的check list。换一种工艺或者设计,或者ip的话,内容也就不同了。那么我们略过这些设计以及工艺相关的东西。对于一个我们不熟悉的设计以及工艺,我们在进行timing signoff的时候,至少需要...
当 DRAM 处于自刷新状态时,系统可以保持提供给 DRAM 的 CK 时钟,或者关闭时钟供给。一般来说,停止 CK 时钟能够进一步降低 DRAM 和系统的功耗,毕竟 CK 时钟是一组高频的差分时钟对(DDR4-3200 为 1.6GHz )。
本期以 Micron 的 DDR3 Model 为例,介绍模型如何下载和如何仿真,以及对模型中的各个文件进行解析。
本期写的是一个 Github 上的开源项目,基于 Tang Primer 20K 开发板和高云 GW2A FPGA 的 DDR3 控制器 IP。
本期写的是一个 Github 上的开源项目,实现的是 DDR5 PHY 的数据通路的数字部分,准确地说是 PHY 的写数据通路,看上去是一份埃及开罗 Ain Shams University (ASU) 学生的作业或者毕业设计,由企业进行了赞助(Si-Vision)。
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DFI 协议定义的是 Memory controller (以下简称 MC)和 PHY 之间的接口的信号、时序以及交互行为。
本期我们将基于 DDR4 讨论 DRAM 的 ZQ Calibration 的需求以及相应的 ZQCS/ZQCL 命令。
本节基于 DFI 协议 4.1 节(协议 4.0 版本)讨论 MC 与 PHY 之间的 DFI 初始化行为。
DDR4 SDRAM支持一种连接性测试模式(CT),此方法可大大提高测试PCB上SoC的DDR控制器与DRAM之间连线的电气连接性测试。此模式可与边界扫描设备进行无缝连接,在x16设备上CT模式可在任何容量的设备上使用,而在x4与x8设备中仅能在容量大于或等于8Gb的设备上使用。
NOTE 此简化的状态机仅提供可能的状态转换与命令控制的概观。尤其,打开多bank与使能ODT等其他的操作的细节是没有包含进来的。
作为FPGA初级工程师,首先应该要会写veriog代码,会写testbench。会用modelsim或者VCS仿真工具。能够写模块级别的代码,能够仿真,算是精通第一层。
此文档为DDR4 SDRAM的使用说明书,包含了DDR4 SDRAM的特性、功能、AC与DC特性、封装与出球分布。此标准的目的为定义从2Gbit到16Gbit的x4\x8\x16 DDR4 SDRAM的JEDEC最小标准。此标准是基于DDR3的标准(JESD97-3)以及DDR和DDR2的部分标准(JESD79\JESD79-2)。DDR4 SDRAM标准中的每一处改动,都是通过委员会考虑并投票通过的...