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想成为 IC 工程师 / 业余 FPGA,历史学,计算机网络爱好者

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    开源仿真器 EpicSim 运行 SM3_core

    假期之中,尝试使用 EpicSim 运行 SM3\_core ,一个开源的国密 SM3 杂凑算法 IP。

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    DDR 学习时间 (Part A - 1):一篇 2002 年的 DDR 控制器设计硕士论文

    本期学习挪威科技大学教授 Magnus Själander 在2002 年的硕士论文《SoC 的 DDR SDRAM 控制器设计与实现》。Magnus 教授在硕士毕业之后,研究重心转到了低功耗领域,并没有继续研究 DDR 控制器设计,但这篇硕士论文仍然十分不错。

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    国产FPGA小观

    FPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。 以硬件描述语言(Verilog或VHDL)所完成的电路设计,可以经过简单的...

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    HDLBits:在线学习 Verilog (三十二 · Problem 155-159)

    转载自:知乎作者:ljgibbs首先附上传送门:Exams/review2015 fsm​hdlbits.01xz.netProblem 155 FSM:The complete FSM牛刀小试本题实现复杂计数器的第四个组件。在此题之前,我们已经分别实现了 FSM:Enable shift register 以及 FSM:1101 序列检测器。接下来我们继续前进,实现这个复杂计数器的完整 FSM。复杂计数器...

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    HDLBits:在线学习 Verilog (三十一 · Problem 150-154)

    转载自:知乎作者:ljgibbs首先附上传送门:[链接]Problem 150 Q2b Another FSM (Exams/2013 q2bfsm)牛刀小试想象你这会儿需要开发一个控制电机的状态机。FSM 有两个来自电机的输入信号 x 和 y,产生两个输出信号 f 和 g 控制电机,此外还有时钟信号 clk 以及低电平的复位信号 resetn。开发电机的同事给了你状态机的需求...

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    HDLBits:在线学习 Verilog (三十 · Problem 145-149)

    转载自:知乎作者:ljgibbs首先附上传送门:Exams/m2014 q6c - HDLBits首先附上传送门:Exams/m2014 q6c - HDLBits​hdlbits.01xz.netProblem 145 Q6c FSM one-hot next-state logic牛刀小试本题和前一题的状态转移图相同,但使用独热码来为状态机编码。状态机编码状态机编码主要可以分为独热码(one-hot code) 编码以及二...

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    HDLBits:在线学习 Verilog (二十九 · Problem 140-144)

    转载自:知乎作者:ljgibbs首先附上传送门:Exams/ece241 2014 q5bExams/ece241 2014 q5b​hdlbits.01xz.netProblem 140 Serial two's complementer (Mealy FSM)牛刀小试本题和上一题 Serial two's complementer (Moore FSM) 一样,使用状态机实现一个二进制补码生成器,不同的是此题使用米里型状态机实现。在本题与上一...

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    HDLBits:在线学习 Verilog (二十八 · Problem 135-139)

    转载自:知乎作者:月半臻与逗小逗首先附上传送门:Fsm ps2data - HDLBits​hdlbits.01xz.netProblem 135 PS/2 packet parser and datapath / Fsm ps2data牛刀小试现在,已经写了一个PS/2接口的状态机,该状态机可以标识PS/2字节流中的三字节消息。请在这个状态机中添加一条数据路径,该数据路径可以在接收数据包的同时输...

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    HDLBits:在线学习 Verilog (二十七 · Problem 130-134)

    前面Problem 125 Simple one-hot state transtion 3应该已经介绍过独热one-hot编码方式。这是一种生成逻辑最为简单的编码方式。在这里不详细解介绍了。

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    HDLBits: 在线学习Verilog(Problem 127-130)

    在旅鼠的2D世界中,旅鼠只有两种状态:向左走和向右走。当它遇到一个障碍物的时候,会转变方向。特别是,如果旅鼠被左侧撞到,它将会向右走,被右侧撞到,将会向左走。如果被两侧撞到,它依然会转换方向。

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    译文:DDR4 SDRAM - Understanding Timing Parameters

    一文了解 DDR4 的基础知识。 原文地址:[链接] 原文作者:ljgibbs申请翻译授权中,如有侵权,将会删除

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    HDLBits:在线学习 Verilog (二十四 · Problem 115-119)

    Rule90 是一道根据一些有趣的规则来生成一维序列的题目。规则很简单。一维序列中元素有 1,0 两种状态,分别对应开,关状态。在每个时钟边沿到来时刻,元素的下一个状态为元素相邻两个元素的异或。下表更详细地给出了跳变的规则,(可以视为状态转移表),元素下一个状态可以视作输出,输入为元素本身的状态与相应两个相...

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    HDLBits:在线学习 Verilog (二十三 · Problem 110-114)

    相比于上一题 5-bit 线性移位寄存器,本题原理上相同,但作者希望我们结合实际的板子(DE1-SoC,可能是一个教学板)和其外部接口(KEY&LED),实现一个线性移位寄存器电路。

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    HDLBits:在线学习 Verilog (二十二 · Problem 105 - 109)

    用计数器设计一个带am/pm的12小时时钟。该计数器通过一个CLK进行计时,用ena使能信号来驱动时钟的递增。

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    HDLBits:在线学习 Verilog (二十一 · Problem 100 - 104)

    转载自:知乎作者:木帅宇首先附上传送门:Count1to10 - HDLBits​Problem 100 Decade counter again牛刀小试本题和Problem 99 类似,还是1~10的计数器,唯一不同是同步复位为1.解答与解析 {代码...} Problem 101 Slow decade counter牛刀小试设计一个0~9的计数器,共10个周期。该计数器采用同步复位且复位为0。但是本...

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    HDLBits:在线学习 Verilog (二十 · Problem 95 - 99)

    在一个8bit的变量中,从一个周期到另一个周期期间,检测输入信号变化。即上升沿变化或下降沿变化。输出应在0变为1后产生。

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    一图了解 DDR IP 主要厂商

    转载自:知乎DDR 是 SOC 的重要组成部分之一,随着 DDR 的速度不断提升,DDR 模块的设计难度也随之增大。目前 IC 设计公司一般从第三方购买 DDR IP。下图是一个典型的 SoC 系统的 DDR 部分,DDR 模块一般包括控制器与 PHY 两部分,其间通过标准的 DFI 总线连接。

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    HDLBits:在线学习 Verilog (十九 · Problem 90 - 94)

    转载自:知乎首先附上传送门Mt2015 muxdff - HDLBitsProblem 90 Mux and DFF牛刀小试考虑下图所示的时序电路问题:我们用3个包含触发器和多路选择器的子模块来实现图中电路。题目要求我们写出包含一个触发器和一个多路选择器的子模块。答案与解析 {代码...} Problem 91 Mux and DFF牛刀小试考虑一个 n-bit 移位寄存器。...

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    HDLBits:在线学习 Verilog (十八 · Problem 85-89)

    转载自:知乎本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题,并附上解答和一些作者个人的理解,相信无论是想 7 分钟精通 Verilog,还是对 Verilog 和数电知识查漏补缺的同学,都能从中有所收获。

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    译文: DDR4 SDRAM - Understanding the Basics(下)

    DDR4 的读写访问都基于 Burst 形式(译注:Burst 一般译作突发传输或者猝发传输)。突发传输起始时,由用户指定传输的起始地址,以及本次传输的长度,在 DDR4 中这个长度为 8 或者 4,后者是一个 chopped 的传输。(译注:chopped burst ,即提利昂·兰尼斯特式短小的传输)

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2019年08月02日 加入
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