图1：参考时钟结构示意图
1、Common Refclk Architecture**
Common Refclk Architecture，即同源参考时钟架构，PCIe收发设备共用一个时钟源，是目前是使用最为广泛的方案。
缺点：
对于适用同一 Common Clock 作为参考时钟的 PCIe 设备，所有设备间的时钟偏斜（Clock Skew）必须保持在一定范围内（有部分文章介绍是12ns，我目前还没找到数据来源），大型电路板设计或者跨板的PCIe设备布局布线存在很大挑战。
优点：
- 收发侧的时钟抖动jitter都是相同的，因此便于跟踪和计算
- 在此架构中，支持SSC功能，很容易达到600 ppm的指标
- 即使收发端进入L0S和L1低功耗状态，refclk仍然是可用的，即使在缺少bit流提供数据边沿（in the absence of a bit stream to supply the edges in the data）的情况下，接收器的CDR仍然能够保持恢复时钟的平衡，有效阻止了本地PLL的偏移，相对于其他时钟方案，恢复到L0状态所需时间最少。
总结：Common Refclk Architecture 稳定性好，支持SSC，是目前应用最广泛的参考时钟方案，也是最推荐的设计方案。
2、Separate Refclk Architecture
Separate Refclk Architecture，即独立参考时钟架构，收发端采用独立的参考时钟。
优点：参考时钟独立，参考时钟不需要穿越背板和连接器，从而使PCB设计变得更为简单，使得架构更加的灵活。
缺点：接收侧观察到的时钟抖动(jitter)是两端参考时钟jitter的组合，并且不利于计算，使得参考时钟的设计更加严格。在此模式下，支持SSC模式对设计提出了更高的要求,例如物理层CDR设计更加复杂，物理层需要更大的缓存。
根据有无 SSC 可进一步分为 SRNS ( Separate Refclk with No SSC) 及 SRIS (Separate Refclk with Independent SSC)
SRNS：不使用SSC功能，时钟抖动更小，不需要额外加大弹性缓存（Elastic Buffer）的深度
SRIS: 使用SSC功能，能够有效减少电磁干扰（EMI），但是时钟抖动增加，需要额外加大弹性缓存（Elastic Buffer）的深度
相对于SRNS，SRIS:开启了SSC，接收侧观察到的时钟抖动会加大，因此发生SKP的频率会增加，因此在物理层需要加大弹性缓存（Elastic Buffer）的深度，用于消除开启SSC的负面影响。但是弹性缓存（Elastic Buffer）深度加大后，数据传输路径延时也增加了.
3、Data Clocked Refclk Architecture
Data Clocked Refclk Architecture，即数据时钟参考时钟架构，仅发送端需要 Refclk，接收端无需外部 RefClk，接收端物理层从数据流中恢复出时钟提供给 CDR（Clock Data Recovery，时钟数据恢复）作为参考时钟。
Data Clocked Refclk Architecture在PCIe2.0中首次，PCIe3.0中保留了这项技术，但是在PCIe4.0又丢弃了。因此不推荐使用。
优点：
实现简单，Data Clock 时钟方案是三种方案中最易实现的方案，其无需外部参考时钟
缺点：PCIe4.0 没有保留此方案，不推荐使用。
参考资料：
[1]PCI Express Base Specification Revision 4.0 Version 1.0
[2]PCI Express Base Specification Revision 3.0
[4]https://blog.csdn.net/weixin_40357487/article/details/123267953--图1来源
[5]MindShare PCI Express Technology 3.0
作者：IC小鸽
文章来源：IC的世界
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