DDR5技术承诺了更高的数据速率，降低了功耗。
然而，就像生活中的大多数事情一样，没有免费的午餐。
低功耗和高速度带来了设计复杂性的增加。DDR5与前几代最显著的区别是引入了决策反馈均衡，这是一种用于串行链路系统来提高接收信号完整性的技术。
本文研究了DDR5背景下的一些基本信号完整性概念。第一部分介绍了眼图：用于确定信号完整性的度量。第二部分通过单脉冲响应来描述信号完整性问题的根本原因。第三部分介绍了由此产生的信号完整性问题的可能解决方案。
确定信号完整性的眼图
眼图是评估信道信号完整性的主要指标。它是通过通道接收的伪随机二进制序列（PRBS）而创建的。为了在内存操作的“写入”周期中创建眼图，控制器（发射器）通过通道发送PRBS以到达内存模块（接收器）。内存模块上接收的PRBS模式被分成具有相同时间间隔的ui。然后，这些时间间隔相同的ui相互堆叠，以创建眼图。
在图1中，有两个蓝色的眼图和红色的眼罩。通过将通道输出处的眼图与眼罩进行比较，可以确定通道的信号完整性。眼罩是接收器阈值的图形表示。眼罩显示给定比特误差比（BER）下接收信号的可接受时间和振幅。
如图1左侧所示，眼睛是睁开的。当输出眼图和眼罩之间没有重叠时，通道具有良好的信号完整性。如果输出眼图与眼罩不重叠，接收器可以根据接收的模拟电压电平确定数字1或数字0。另一方面，如果出现违反眼罩的情况（如图1右侧所示），眼睛是闭着的。数字1或数字0在接收器处无法区分。
眼图为工程师提供了给定通道性能的指标。当接收器闭眼时，需要额外的分析技术来确定闭眼的根本原因。
DDR5中的损耗和反射
DDR5标准中规定的主要问题是反射和损耗。图2显示了从控制器到内存模块的DQ线的单脉冲响应。单脉冲响应是当控制器发送单个脉冲（数字脉冲）时，在存储模块上接收的波形。
在图2中，红色虚线是通道中没有反射或频率损失的理想情况。在蓝色中，人们观察到通道的频率损失是理想脉冲的扩散。通道中的阻抗反射会晚点出现。由于单个脉冲和阻抗反射的扩散会干扰其他脉冲，人们通常将它们称为符号间干扰（ISI）。
频率损耗引起的ISI在串行链路通道中很常见，而阻抗不连续性引起的反射问题在DDR中是非常独特的。
DDR5中的决策反馈均衡
如果信号完整性问题的根本原因是频率损失，最直接的解决方案是减少通道的长度或在制造中使用低损耗材料。为了尽量减少反射量，应设计受控阻抗。
如果眼睛保持闭合，具有适当的通道长度、制造材料和阻抗控制，接收器的均衡有助于进一步改善/打开接收器的眼睛。
在DDR5中，指定了4tap决策反馈均衡（DFE），以在不放大噪音的情况下减轻损失和反射。每个tap代表一个单位间隔ui，4tap DFE在当前接收的位后最多校正四个ui。顾名思义，决策反馈均衡算法对每个接收的位做出决策，并将位的修改信息反馈给接收器。
在DFE算法中，接收到的模拟波形首先到达符号探测器。符号探测器决定接收到的模拟波形是代表数字1还是数字0。如果检测到的符号是数字1，模拟波形的信息将添加以加强下一个数字0。如果检测到的符号是数字0，则模拟波形的信息将添加以加强强调下一个数字1。
图3左侧显示的是一只几乎闭着的眼睛。通过应用DFE，几乎闭着的眼睛可以睁开。
随着数据速率的提高，人们可以看到串行链路和DDR之间的技术趋同。在DDR5之前，不需要均衡就可以在接收器上开眼。随着速度加快和功耗降低的推动，均衡已成为充分开眼的必要条件。
虽然在接收器上安装均衡器来改善眼睛是令人欣慰的，但人们仍然需要正确设计通道损耗和跟踪阻抗，以便均衡对系统性能产生最理想的影响。
为了更好地了解不同信道设计和均衡能力之间的权衡，使用电子设计自动化（EDA）软件作为虚拟原型环境也已成为一种必要。通过结合虚拟原型设计和真实设计的测量结果，形成了一个强大的设计工作流程，以应对新的和令人兴奋的技术。
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作者：learn vlsi
来源：数字芯片实验室
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