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棋子 · 2019年10月24日

怎么用CTD 界面选中一条时钟树路径呢？只能选择一段一段的

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

为什么要先用ecoAddrepeter 来加anchor driver?

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

anchor的clock tree结果变成这样还有意义吗？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

基于Anchor Driver的CTS,是不是clock source点先到达这个anchor再开始CTS

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

如果发现时钟分叉过早,该怎么处理?

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

Fix_drv的问题

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

lookup table

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

如何理解MBIST的sharebus概念？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

dft memory bist

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

请问老师，path delay是啥意思？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

问老师 ISO rule中 -clamp_value 0/1是什么意思?

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

做CTS delay corner 应该怎么选取，选best，还是worst，还是两个corner 迭代做？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

ccopt如何把多个时钟放到一个skew group里

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

取消选中的instance颜色显示

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

ctd_win看不到其他时钟结构

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

signoff阶段发现有些Corner/view下有20多个CTS TREE NET的MAX TRANS违反

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

set_ccopt_property 用法

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

invert和buff混用

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

怎么删掉NDR规则？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

怎么区分哪些buffer/inverter是CTS插入的，哪些是原Verilog网表里的？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

如何查看设置的NDR信息

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

CTS驱动尺寸选择：需要预先屏蔽驱动能力最大和最小的cell吗？然后从检查机制log文件中选择驱动能力最强的cell吗？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

为什么clock gate的latency会比较短？能画图解释下吗

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

什么做完ccopt_design -cts后插入的都是buffer

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

buffer unit delay， max driving distance这两个怎么理解？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月24日

buffer unit delay 这个是什么，知道了这个信息有什么用？

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

做完ccopt_design -cts后打开ctd_win图与课件不一样

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

我没有设定skew target，为什么报告里显示explicit？不应该是auto computed吗？ CTS

SoC 芯片芯片设计后端

0 1

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棋子 · 2019年10月24日

没有找到use_estimated_routes_during_final_implementation 属性，怎么设置 CTS

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

Reducing clock tree power的过程

SoC 芯片芯片设计后端

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为什么要先用ecoAddrepeter 来加anchor driver?

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如果发现时钟分叉过早,该怎么处理?

Fix_drv的问题

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请问老师，path delay是啥意思？

问老师 ISO rule中 -clamp_value 0/1是什么意思?

做CTS delay corner 应该怎么选取，选best，还是worst，还是两个corner 迭代做？

ccopt如何把多个时钟放到一个skew group里

取消选中的instance颜色显示

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signoff阶段发现有些Corner/view下有20多个CTS TREE NET的MAX TRANS违反

set_ccopt_property 用法

invert和buff混用

怎么删掉NDR规则？

怎么区分哪些buffer/inverter是CTS插入的，哪些是原Verilog网表里的？

如何查看设置的NDR信息

CTS驱动尺寸选择：需要预先屏蔽驱动能力最大和最小的cell吗？然后从检查机制log文件中选择驱动能力最强的cell吗？

为什么clock gate的latency会比较短？能画图解释下吗

什么做完ccopt_design -cts后插入的都是buffer

buffer unit delay， max driving distance这两个怎么理解？

buffer unit delay 这个是什么，知道了这个信息有什么用？

做完ccopt_design -cts后打开ctd_win图与课件不一样

我没有设定skew target，为什么报告里显示explicit？不应该是auto computed吗？ CTS

没有找到use_estimated_routes_during_final_implementation 属性，怎么设置 CTS

Reducing clock tree power的过程

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如何理解MBIST的sharebus概念？

dft memory bist

请问老师，path delay是啥意思？

问老师 ISO rule中 -clamp_value 0/1是什么意思?

做CTS delay corner 应该怎么选取，选best，还是worst，还是两个corner 迭代做？

ccopt如何把多个时钟放到一个skew group里

取消选中的instance颜色显示

ctd_win看不到其他时钟结构

signoff阶段发现有些Corner/view下有20多个CTS TREE NET的MAX TRANS违反

set_ccopt_property 用法

invert和buff混用

怎么删掉NDR规则？

怎么区分哪些buffer/inverter是CTS插入的，哪些是原Verilog网表里的？

如何查看设置的NDR信息

CTS驱动尺寸选择：需要预先屏蔽驱动能力最大和最小的cell吗？然后从检查机制log文件中选择驱动能力最强的cell吗？

为什么clock gate的latency会比较短？能画图解释下吗

什么做完ccopt_design -cts后插入的都是buffer

buffer unit delay， max driving distance这两个怎么理解？

buffer unit delay 这个是什么，知道了这个信息有什么用？

做完ccopt_design -cts后打开ctd_win图与课件不一样

我没有设定skew target，为什么报告里显示explicit？不应该是auto computed吗？ CTS

没有找到use_estimated_routes_during_final_implementation 属性，怎么设置 CTS

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