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棋子 · 2019年10月17日

需要整个flow的要点

SoC 芯片芯片设计后端

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解决
棋子 · 2019年10月17日

同步时钟为啥一定要同源

SoC 芯片芯片设计后端

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解决
棋子 · 2019年10月17日

如果C1前面又接了个寄存器C0，那c1是Launch时钟还是Capture时钟啊，这个时钟域还是C2吗

SoC 芯片芯片设计后端

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解决
棋子 · 2019年10月17日

亚稳态二级处理的原理

SoC 芯片芯片设计后端

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解决
棋子 · 2019年10月17日

增加寄存器避免亚稳态，但这能保证输出逻辑是正确的么？

SoC 芯片芯片设计后端

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棋子 · 2019年10月16日

请再具体描述一下axi的拓扑

Arm 芯片设计后端

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棋子 · 2019年10月16日

AXI中为什么不去掉RID

Arm 芯片设计后端

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解决
棋子 · 2019年10月16日

总线从power domain A到power domain B都需要注意什么？

Arm 芯片设计后端

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解决
棋子 · 2019年10月16日

总结理解一下：interleave需要master和slave都需要BUF，reorder只有master需要BUF？

Arm 芯片设计后端

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解决
棋子 · 2019年10月16日

W channel 需要加入buffer吗？

Arm 芯片设计后端

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解决
棋子 · 2019年10月16日

AXI3一个transaction中多个transfer有AWID相同，WID不同的使用场景么？

Arm 芯片设计后端

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解决
棋子 · 2019年10月16日

四个相同的AHB2SRAM的slave可否用一个multiplexor挂在AHB-lite bus matrix上？

Arm 芯片设计后端

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棋子 · 2019年10月16日

输入数据寄存的工作时钟

Arm 芯片设计后端

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解决
棋子 · 2019年10月16日

没有数据传输要求得Busy 状态与IDLE状态有什么区别？

Arm 芯片设计后端

0 1

解决
棋子 · 2019年10月16日

exclusive 访问数据空间

Arm 芯片设计后端

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解决
棋子 · 2019年10月16日

ahb incr不能跨越1kB地址边界

Arm 芯片设计后端

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棋子 · 2019年10月16日

HRDATA受不受ready的影响？

Arm 芯片设计后端

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棋子 · 2019年10月16日

WRAP传输时的起始地址1

Arm 芯片设计后端

0 1

解决
棋子 · 2019年10月16日

WRAP传输时的起始地址2

Arm 芯片设计后端

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解决
棋子 · 2019年10月16日

为什么在cmsdk_apb4_eg_slave中实例化cmsdk_clock_gate模块提示我对该模块没有定义？

Arm 芯片设计后端

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解决
棋子 · 2019年10月16日

在axi协议里面提到的写通道信息可以被认为是buffered如何理解？

Arm 芯片设计后端

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解决
棋子 · 2019年10月16日

计算外设APB的时钟频率?

Arm 芯片设计后端 APB

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解决
棋子 · 2019年10月16日

pready的这句描述怎么理解？

Arm 芯片设计后端

0 1

解决
棋子 · 2019年10月16日

如何将APB3的slave改为APB4的slave？

Arm 芯片设计后端 APB

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解决
棋子 · 2019年10月16日

为什么做dft的时候，要把 clock gate bypass掉？

Arm 芯片设计后端

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解决
棋子 · 2019年10月16日

为什么clock gate在综合的时候要调用库单元？

Arm 芯片设计后端

0 1

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棋子 · 2019年10月16日

APB4 中peripherals的security属性是怎么产生的？

Arm 芯片设计后端

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解决
棋子 · 2019年10月16日

make sim_vcs出现问题

Arm 芯片设计后端

0
棋子 · 2019年10月16日

VCS编译问题不通过如何解决

Arm 芯片设计后端

0
棋子 · 2019年10月16日

AHB BUS matrix的应用和讲解无法结合在一起

Arm 芯片设计后端

0

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需要整个flow的要点

同步时钟为啥一定要同源

如果C1前面又接了个寄存器C0，那c1是Launch时钟还是Capture时钟啊，这个时钟域还是C2吗

亚稳态二级处理的原理

增加寄存器避免亚稳态，但这能保证输出逻辑是正确的么？

请再具体描述一下axi的拓扑

AXI中为什么不去掉RID

总线从power domain A到power domain B都需要注意什么？

总结理解一下：interleave需要master和slave都需要BUF，reorder只有master需要BUF？

W channel 需要加入buffer吗？

AXI3一个transaction中多个transfer有AWID相同，WID不同的使用场景么？

四个相同的AHB2SRAM的slave可否用一个multiplexor挂在AHB-lite bus matrix上？

输入数据寄存的工作时钟

没有数据传输要求得Busy 状态与IDLE状态有什么区别？

exclusive 访问数据空间

ahb incr不能跨越1kB地址边界

HRDATA受不受ready的影响？

WRAP传输时的起始地址1

WRAP传输时的起始地址2

为什么在cmsdk_apb4_eg_slave中实例化cmsdk_clock_gate模块提示我对该模块没有定义？

在axi协议里面提到的写通道信息可以被认为是buffered如何理解？

计算外设APB的时钟频率?

pready的这句描述怎么理解？

如何将APB3的slave改为APB4的slave？

为什么做dft的时候，要把 clock gate bypass掉？

为什么clock gate在综合的时候要调用库单元？

APB4 中peripherals的security属性是怎么产生的？

make sim_vcs出现问题

VCS编译问题不通过如何解决

AHB BUS matrix的应用和讲解无法结合在一起

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