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棋子 · 2019年10月16日

请再具体描述一下axi的拓扑

Arm 芯片设计后端

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棋子 · 2019年10月16日

AXI中为什么不去掉RID

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棋子 · 2019年10月16日

总线从power domain A到power domain B都需要注意什么？

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棋子 · 2019年10月16日

总结理解一下：interleave需要master和slave都需要BUF，reorder只有master需要BUF？

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棋子 · 2019年10月16日

W channel 需要加入buffer吗？

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棋子 · 2019年10月16日

AXI3一个transaction中多个transfer有AWID相同，WID不同的使用场景么？

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棋子 · 2019年10月16日

四个相同的AHB2SRAM的slave可否用一个multiplexor挂在AHB-lite bus matrix上？

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棋子 · 2019年10月16日

输入数据寄存的工作时钟

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棋子 · 2019年10月16日

没有数据传输要求得Busy 状态与IDLE状态有什么区别？

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棋子 · 2019年10月16日

exclusive 访问数据空间

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棋子 · 2019年10月16日

ahb incr不能跨越1kB地址边界

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棋子 · 2019年10月16日

HRDATA受不受ready的影响？

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棋子 · 2019年10月16日

WRAP传输时的起始地址1

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棋子 · 2019年10月16日

WRAP传输时的起始地址2

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棋子 · 2019年10月16日

为什么在cmsdk_apb4_eg_slave中实例化cmsdk_clock_gate模块提示我对该模块没有定义？

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棋子 · 2019年10月16日

在axi协议里面提到的写通道信息可以被认为是buffered如何理解？

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棋子 · 2019年10月16日

计算外设APB的时钟频率?

Arm 芯片设计后端 APB

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棋子 · 2019年10月16日

pready的这句描述怎么理解？

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棋子 · 2019年10月16日

如何将APB3的slave改为APB4的slave？

Arm 芯片设计后端 APB

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棋子 · 2019年10月16日

为什么做dft的时候，要把 clock gate bypass掉？

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