AMD Zen2，一个巨大 规模的巨无霸。采用的是先进的7nm工艺。而一个更矮的6T的标准单元库，导致的更高的逻辑密度和实现难度。相对于14nm，7nm导致线上电阻的增大。因此花了很多力气在net的优化上，例如，先择高层金属用于关键net的绕线（线宽减少主要是底层金属）。用via ladder降低线上的电阻以及解决EM的问题。阅读本文...
我们经常会遇到这样的情况，block把timing修干净之后，交给做顶层的同事，结果会发现，仍然会有很多新的违例。
大多数情况下，我们timing signoff的标准电压的±10%范围内进行。而我们进行power signoff时，一般是要求电压降IR-drop为3%。今天我们就通过一幅图来说明这两者之间的关系。
leakage power在深亚微米下占比越来越高。在很多情况下，leakage power可能会占到芯片总功耗的30~50%。
标准单元库的选择非常重要，选择一套适合的库，对于芯片时序收敛，物理收敛，以及最终芯片的PPA（performance Power Area）都非常重要。
power组成由dynamic power和leakage power组成。leakage power是指的电路在没有跳变时所产生的功耗。dynamic power则是指电路在跳变时产生的功耗。因为电路在跳变时其实也有一部分漏电，所以通常dynamic power指的是跳变时的总功耗减去leakage power。
