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白山头

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    道听途说:Cadence与Synopsys后端工具非正规比较

    最近数年,为了应对新工艺的要求,两家工具更新换代。S的后端工具换代到ICC2, 而C则更新到了Innovus。两者虽然同属一代,但是C的策略更为保守,采用的是循序渐进的方式。而S则更像是革命性的休克疗法。那么带来的结果就是,C趁S正在休克之际,夺得了大量原属于S的客户。

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    芯片行业是不是过热了

    ❝最近,我公司一位入职不到一年的应届生同事,提出了离职。我跟另外一个公司的朋友聊到了这件事,他说他们公司这样的事情都发生好几次了。对于一个行业来说,很多新员工刚刚入职就选择跳槽,肯定是不正常的。

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    在无人驾驶领域,现在只剩下了两个玩家,欧日都靠边站了

    无人驾驶经常被人诟病,比如错误识别路标,某些测试中不如人的反应。虽然必须承认无人驾驶也有出错的时候,但是如果从统计的角度来看,无人驾驶的安全性还是远远高于有人驾驶。

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    DUV光刻机的极限,台积电7nm以下工艺介绍

    一般认为28nm以下的工艺就已经是先进工艺了。而真正拉开不同公司的差距的是7nm。当台积电,三星争相进军3nm之时,昔日霸主intel仍然在10nm挣扎,第二大纯fab格罗方德早早放弃了7nm的研发,中芯国际仍在追赶,不过目前只是刚刚突破了12nm工艺。真正突破了7nm并继续前进的,目前仅有台积电和三星两家。

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    记一次项目中的急中生智

    gds准备好之后,就可以交给台积电,中芯国际这样的晶圆厂生产了。如果芯片采用了了第三方IP的话,而处于保密的目的,IP vendor可能会要求到晶圆厂做IP merge。

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    一个信号pin出多个terminal会有什么后果

    最近有小伙伴问,能不能一个信号,在block出两个terminal。从工具的角度是完全可以的,不止两个,出多个terminal也是没有任何问题的。尽管会有这样的需求,但是强烈建议不要采用这样的方式。哪怕中间加个buffer,出两个不同的pin。那么这里解释一下原因。1首先,两个terminal之间的连线不能加buffer。假设block内对于信...

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    最简timing signoff checklist

    如果你是在一个成熟的公司,那么在timing signoff的话,那么可能需要check很多东西。其实很多内容是与工艺以及设计相关的一些特殊的check list。换一种工艺或者设计,或者ip的话,内容也就不同了。那么我们略过这些设计以及工艺相关的东西。对于一个我们不熟悉的设计以及工艺,我们在进行timing signoff的时候,至少需要...

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    LVS技巧,不好修改你的rule,有更好的办法

    前文提要:前文总结lvs的提速技巧,包括如何进行多cpu并行计算,以及将layout netlist抽取与lvs check进行分离,加快debug循环,优化hcell list 等方法。本文将介绍如何将经常修改的部分与rule进行分离。这样我们可以使用多个不同的配置文件,而使用相同的rule deck。这样的好处不言而喻,一是便于管理,二就是不必搜索...

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    ICCII中如何保持特定module的port

    在进行后端设计时,为了使得最终的结果更加优化,也就是面积,功耗,性能更好,工具在优化时可能会把module的port改变。但是这样可能会带来一些问题。问题之一就是前端在进行仿真的时候,由于某些module port找不到了,很难找到需要监测的信号。

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    【tcl技巧】 如何更优雅的报出cell的总面积

    有时候需要迅速得到一个design中cell的总面积。如果用report\_design等类似的命令,往往速度非常慢,需要等上很长时间。 那么有没有更加简单,速度更快的方法呢?

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    如何在早期估算芯片面积

    最坏情况,如果项目直至临近流片时间发现目标无法达成(成本过高导致产品没有竞争力),那么,之前所花费的人力物力就将成为沉没成本,无法收回。甚至有可能因此丧失市场机会,失去市场。

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    PR工具自带的电源网络分析功能靠谱吗?

    对于一些小的模块或者小的芯片,IR drop基本问题不大。所以有时候只是希望检查一下电源网络的连接,比如有没有因为某些原因,某些cell的电源没有连上。这种情况下,用power signoff的工具,可能感觉有点杀鸡用牛刀的感觉。

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    22nm 与 28nm 工艺的比较

    今天有朋友问我,22nm比28nm面积小多少。我说30%吧。他说,这么小?我说,30%都说多了。注:以下资料来自公开信息,仅做一个与28nm大致的比较。1-22FDX工艺分一下几个flavor。2-与28nm相比,功耗更低,性能更强。还能通过正负偏压来进行功耗和性能的这种,但是采用偏压的话也不是没有成本。要有额外的IP来提供偏压所需的...

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    为什么异步时钟不要设false path?

    1.为什么异步时钟不要设false path对于初学者,常常认为异步电路应该设false path。甚至很多老手也是这么认为的。 其实针对于异步电路,是有专门的sdc的命令来完成这项任务的。 {代码...} 用作用上来看,似乎和false path的效果是一样的。那么为什么还有这么个命令呢。设想一下,有两个clock, clka和clkb,属于异步关系...

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    STA:SRAM中min_period的由来

    首先,min\_pulse\_width, 是检查时序逻辑中clock信号的高电平与低电平的宽度是否超过了规定的最窄宽度。

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    如何看懂congestion map?

    另外congestion map对于及早发现floorplan的问题有非常重要的意义,有经验的工程师都是在place阶段发现floorplan存在的问题。可以说90%的问题,是在place阶段解决的。到绕线阶段,在解决剩下的10%的问题。为什么还有10%的绕线问题?这是因为congestion map和最终的绕线有一定的偏差。

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    Calibre 选择特定的 DRC rule

    我们在改完一个drc之后,往往想重新check一下,看这个drc是否已经修掉了。但是如果将所有的rule都重新run的话,时间又太长了。

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    STA概念:一文了解NLDM与CCS

    而在静态时序分析中,cell delay,是通过查找表并进行插值来得到的,从而大大减少了计算量,提高了工具的运行速度。

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    LVS技巧,迅速找到不含device的cell

    准备之后的文章按照系列来写,包括PV, STA, 综合,PR 等等,系统性的分享一些干货,敬请期待。本文介绍一个PV的技巧。

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    华为面试心得及工资评论

    领英上的一篇文章,作者社招进入华为,其经历具有典型性,供大家参考,正文作者peter yu。正文说起和华为的缘分,真的很巧。其实我只是无意间的更新了一次简历,第二天就接到了华为的电话。因为他们招的职位是数据方向,完全是我的兴趣点所在,所以我就打算去试试。我当时面试华为有四轮,第一轮是业务面试。当时是解决...

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2020年04月22日 加入
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