设计约束是ASIC电路设计规范的一种表达形式，在逻辑综合或者物理综合期间施加到设计。
每个工具都试图满足两种设计约束：
1、时序约束
2、设计规则约束（逻辑DRC）
时序约束是用户指定的，与ASIC设计的速度，面积和功耗有关。
物理设计工具使用的时序约束与ASIC设计的性能相关。
最基本的时序约束如下：
1、系统时钟定义和时钟延迟
2、多周期路径
3、输入和输出延迟
4、最小和最大路径延迟
5、输入转换时间和输出负载电容
6、虚假路径
系统时钟及其延迟是ASIC设计中极其重要的约束之一。系统时钟通常由ASIC外部供给，也可能在设计内部生成。
大多数逻辑综合工具认为时钟网络延迟是理想（ideal）的,即具有固定延迟和零偏斜(skew)。 物理设计工具根据系统时钟定义执行时钟树综合（CTS）并尝试满足时钟网络的延迟约束。
多周期路径用于约束ASIC设计中具有非单周期时钟的时序要求。这使得物理设计工具避免对设计进行没有必要的默认单周期的优化。
输入和输出延迟用于约束ASIC设计的边界路径。 这些约束指定了外部输入到第一个寄存器，从寄存器到输出的延迟。
最小和最大路径延迟指定一个点对点之间的特定时序约束
输入转换时间和输出电容负载用于约束ASIC设计的输入和输出引脚。
虚假路径也用于指定ASIC设计中无需进行时序优化的路径。
除了上述的时序约束，还需要根据标准单元库要求指定对设计施加设计规则约束
设计规则约束优先于时序约束，因为必须满足它们，ASIC设计才能正常工作。 有
四种主要的设计规则约束：
1、最大扇出
2、最大转换时间
3、最大负载电容
4、最大线长
最大扇出指定一个标准单元所能驱动的最大数量的标准单元
最大转换时间约束一个标准单元所被允许的最大输入转换时间。最大转换时间也可以被施加到某一个线网中。
最大负载电容约束一个标准单元所能驱动的最大负载电容。
最大线长约束控制线的长度，减少并行同类型的长走线对串扰和噪声产生负面影响。
这些设计规则约束主要通过在物理设计的不同阶段正确插入buffer来满足。因此，在布局布线期间有效地控制buffer插入可以最小化面积。
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