SystemVerilog发布新版本了
2024年3月初，在美国硅谷举办的DVCon2024上，IEEE-SA和Accellera联合宣布通过IEEE Get Program可以免费获取IEEE 1800-2023 SystemVerilog语言参考手册。
官方说，这个版本主要是为了满足硬件设计和验证语言日益增长的需求。相比IEEE Std 1800-2017，不仅修正了错误，还加强了易于设计的Feature，提升了验证，也增强了跨语言的交互。
在2023年的DVCon上，来自西门子EDA的Dave Rich分享了一篇文章《What’s Next for SystemVerilog in the Upcoming IEEE 1800 standard》（下载链接：Whats-Next-for-SystemVerilog-in-the-Upcoming-IEEE-1800-standard.pdf)，讲述了下一个版本的变化。
时隔一年之后，正式发布的IEEE 1800-2023是否还有新的变化或者惊喜吗？感兴趣的读者可以自己下载后对比一下。（下载链接：IEEE-1800-2023.pdf)
需要提一下的是，这次新版本的发布主要由以下公司参与制定：Cadence、Infineon、Intel、Marvell、NVIDIA、Qualcomm、Siemens、Synopsys、TI等。另有Acellera、Institute of Biomedical Engineering、Microsoft、Samsung、上海交大、ST、Verific等公司参与了投票和表决。几乎清一色的美国公司。
我们知道从标准的发布到真正应用到项目，还有一段路要走，主要取决于EDA公司什么时候适配到开发和仿真软件里。在这里也期待国产EDA们能够早日追赶上来。
文章来源：IC技术圈专栏
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