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棋子 · 2019年10月24日

buffer unit delay， max driving distance这两个怎么理解？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

buffer unit delay 这个是什么，知道了这个信息有什么用？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

做完ccopt_design -cts后打开ctd_win图与课件不一样

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

我没有设定skew target，为什么报告里显示explicit？不应该是auto computed吗？ CTS

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

没有找到use_estimated_routes_during_final_implementation 属性，怎么设置 CTS

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

Reducing clock tree power的过程

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

Guided vs Routed 在log中找不到真实布线之前和之后的差别的信息

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

这么多balance cell 是平衡哪组clock tree 导致的？能标注下吗

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

在reort最恶劣的条件下的path delay中的late, 和max和设定OCV的derate的late是一个意思吗？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

Clock驱动单元的数量位置l代表什么？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

为什么删除掉驱动单元之前要删掉驱动单元上的fixed/dontTouch属性？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

问请问在clock tree report 里的overslew , underslew 是指什么？这会影响什么？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

lock tree summary 和across clock tree summary 这两个summary的内容为何不一致？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

clock DAG 是什么缩写？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

问report_ccopt_clock_trees -histograms这条命令显示的柱状图

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

Fixing clock tree slew time and max cap violations和有何不同

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

在哪找到我们需要clone的clock cell？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

Min、Max ID是负数是什么意思？sink没有落入skew约束中，对做clock tree的质量有没有影响？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

重置设计能不能先清除INV、buffer和merge CG，然后重置CTS的设定？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

无法清除clock tree上的单元,无法合并clock gate CTS

SoC 芯片芯片设计后端

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buffer unit delay， max driving distance这两个怎么理解？

buffer unit delay 这个是什么，知道了这个信息有什么用？

做完ccopt_design -cts后打开ctd_win图与课件不一样

我没有设定skew target，为什么报告里显示explicit？不应该是auto computed吗？ CTS

没有找到use_estimated_routes_during_final_implementation 属性，怎么设置 CTS

Reducing clock tree power的过程

Guided vs Routed 在log中找不到真实布线之前和之后的差别的信息

这么多balance cell 是平衡哪组clock tree 导致的？能标注下吗

在reort最恶劣的条件下的path delay中的late, 和max和设定OCV的derate的late是一个意思吗？

Clock驱动单元的数量位置l代表什么？

为什么删除掉驱动单元之前要删掉驱动单元上的fixed/dontTouch属性？

问请问在clock tree report 里的overslew , underslew 是指什么？这会影响什么？

lock tree summary 和across clock tree summary 这两个summary的内容为何不一致？

clock DAG 是什么缩写？

问report_ccopt_clock_trees -histograms这条命令显示的柱状图

Fixing clock tree slew time and max cap violations和有何不同

在哪找到我们需要clone的clock cell？

Min、Max ID是负数是什么意思？sink没有落入skew约束中，对做clock tree的质量有没有影响？

重置设计能不能先清除INV、buffer和merge CG，然后重置CTS的设定？

无法清除clock tree上的单元,无法合并clock gate CTS

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