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SoC 芯片

系统芯片（英语：System on a Chip，缩写：SoC）是一个将计算机或其他电子系统集成到单一芯片的集成电路。

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棋子 · 2019年10月24日

如果发现时钟分叉过早,该怎么处理?

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

Fix_drv的问题

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

lookup table

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

如何理解MBIST的sharebus概念？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

dft memory bist

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

请问老师，path delay是啥意思？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

问老师 ISO rule中 -clamp_value 0/1是什么意思?

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

做CTS delay corner 应该怎么选取，选best，还是worst，还是两个corner 迭代做？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

ccopt如何把多个时钟放到一个skew group里

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

取消选中的instance颜色显示

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

ctd_win看不到其他时钟结构

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

signoff阶段发现有些Corner/view下有20多个CTS TREE NET的MAX TRANS违反

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

set_ccopt_property 用法

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

invert和buff混用

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

怎么删掉NDR规则？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

怎么区分哪些buffer/inverter是CTS插入的，哪些是原Verilog网表里的？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

如何查看设置的NDR信息

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

CTS驱动尺寸选择：需要预先屏蔽驱动能力最大和最小的cell吗？然后从检查机制log文件中选择驱动能力最强的cell吗？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

为什么clock gate的latency会比较短？能画图解释下吗

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

什么做完ccopt_design -cts后插入的都是buffer

SoC 芯片芯片设计后端

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