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SoC 芯片

系统芯片（英语：System on a Chip，缩写：SoC）是一个将计算机或其他电子系统集成到单一芯片的集成电路。

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棋子 · 2019年10月24日

为什么重置sdc时，只重置clock port呢？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

为什么dbSet selected.isDontTouch false后INV和gate还是dontTouch的状态？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

什么reset_ccopt_config后选不了INV CTS

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

恢复到初始状态的sdc后，我们怎么在当前设计中察看到这些变化？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

问布局初始化时，site_row、cell_site和track之间距离是在哪里定义的？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

工具打断timing loop的时候QQ QQ，选择的点需要去检查吗？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

track距离上下boundary

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

hard macro和keep out margin的选择？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

power strap步进长度的设置

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

关于多电压域设计的powerplan

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

奇偶行tapcell错开的原因

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

如何手动微调创建pg net补丁

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

create_power_strap时为什么会自动插入金属shape?

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

hard blockage铺pg rail的原因

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

为什么connect_power_supply之后pg仍然没有连上，还需要derive_pg_connection才行？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

upf文件里面有VDD_ADC, VSS_ADC,但是做完power network之后为什么没有这两个port和net？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

terminal位置

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

"is_clock_used_as_clock" attribute含义

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

为何IO上的timing优化不如内部重要？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

把ao buffer dont_use的原因?

SoC 芯片芯片设计后端

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