SystemVerilog概念浅析之virtual class

SystemVerilog中的class可以具有数据成员（data or properties）和方法（method）。

SystemVerilog class中的method可以是function或者task。通常不消耗仿真时间的method使用function，消耗仿真时间的method使用task。

virtual class 在class声明之前加上了virtual关键字，用于定义特定目的模板类,即定义了扩展类需要实现的原型。

在扩展类中需要实现virtual class中的方法。

virtual class无法创建相应的对象（object）。尝试使用**构造函数new()**构造 virtual class的对象（object）将给出编译错误

在UVM类库中定义的类库大多数为virtual class，几乎所有用户定义的UVM验证平台都是根据用户定义的类构建的，这些类是UVM组件类的扩展。例如所有用户定义的transactions都是uvm\_sequence\_item virtual class的扩展类，所有用户定义的sequence都是uvm\_sequence virtual class的扩展类。

UVM基类库是用户扩展以构建UVM验证平台的一组模板文件。

针对下面的例子：

module test;
          virtualclass A;
                    virtual function void my_display();
                             $display("PROTOTYPE");
                    endfunction
          endclass
 
          classB extends A;
                    virtual function void my_display();
                             $display("Hello!from B");
                    endfunction
          endclass
          A a_h;
          B b_h;
          initial
          begin
                    b_h= new();
                    b_h.my_display();
                    a_h = new();
                    a_h.my_display();
          end
endmodule

Questasim仿真结果：

# Hello! from B
# ** Fatal:(vsim-8250) Class allocator method 'new' called on Abstract Class.

**Reference：**SystemVerilog Virtual Classes, Methods,Interfaces and Their Use inVerification and UVM

本文转载自公众号：芯片数字实验室
原文链接：
https://mp.weixin.qq.com/s/tntbFwVKWCXy9tE4q5PQ4g
未经作者同意，请勿转载！

推荐阅读

想了解更多内容，欢迎关注芯片数字实验室专栏

SystemVerilog​概念浅析之virtual class

推荐阅读

目录