针对芯片设计中 DDR 控制器-PHY 集成相关问题，
与芯片 DDR 相关硅前硅后奇怪问题 Debug，开设咨询窗口。
如果你有相关问题，或者 debug 中的疑难杂症，可以通过知乎私信咨询/知乎付费咨询。
简单、概念类问题免费，
如果涉及到细节、具体问题的分析解决，或者协助参与 debug 过程，就是另外的价钱具体再谈。
报酬不是重点，笔者主要还是想通过参与更多 debug，了解更多 DDR 集成方面的需求，增长见识、提升能力。
笔者任职于某家 SoC 公司，负责 DDR 子系统前端集成，笔者熟悉的领域包括：
- DDR4/3 协议
- DFI 接口
DDR4/3 控制器与 PHY 功能 （使用过 C 家的 MC IP 和 S 家的 PHY IP）
- SMS ExtRAM 功能
- DDR4/3 子系统集成、性能\面积评估
- DDR4/3 子系统综合/PD 阶段的 SDC 约束
- DDR4/3 控制器与 PHY 仿真问题 debug
- DDR4/3 硅后调试与 debug
- DDR4/3 硬件层面性能调优（仿真、FPGA/EMU、硅后阶段）
有所了解的领域包括：
- LPDDR4(X) 协议
- LPDDR4(X) 控制器与 PHY 功能及其集成
- LPDDR4(X)/DDR43 控制器与 PHY 的综合
- DDR testbench 以及 VIP (Denali)
- DDR4/3 FPGA/EMU 验证
- DDR4/3 子系统 STA 阶段的 Special timing check
- DDR4/3 系统固件开发 （C code, 用于初始化、配置与 Training）
- DDR4/3 PHY ATE
以下是笔者不熟悉的领域：
- DDR RAS 特性（ECC、校验等）
- IP 和 EDA 工具的下载安装
- 综合、DFT 与 PD 的具体 Flow 与实现
- DDR5/LPDDR5/HBM/... 未接触过的协议
- FPGA 开发中的 DDR 问题（太久没搞过 FPGA 开发了）
- DDR 相关的封装与 PCB 设计
作者：LogicJitterGibbs
原文：知乎
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