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棋子 · 2019年10月24日

clock gate 和 clock logic 有什么区别？

SoC 芯片芯片设计后端

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棋子 · 2019年10月24日

怎么报report_ccopt_clock_tree_violations -file violation.rpt？

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棋子 · 2019年10月24日

为什么我做的ccopt_pro 只对76个违反的地方进行了rebuffering

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棋子 · 2019年10月24日

做clone的修drv, 不会导致这个gete的上一级的fanout增多，产生新的问题吗

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棋子 · 2019年10月24日

设置 setLimitedAccessFeature ccopt_native_pro 1失败

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棋子 · 2019年10月24日

请问能讲解下吗

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棋子 · 2019年10月24日

修正hold violation的简要流程

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棋子 · 2019年10月24日

anchor driver 和guide buffer是一回事吗？

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棋子 · 2019年10月24日

插入的anchor的clock tree还是一样的，不知道错在哪一步？

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棋子 · 2019年10月24日

为什么multi source group 不需要锁定增加的四个instance吗

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棋子 · 2019年10月24日

怎么用CTD 界面选中一条时钟树路径呢？只能选择一段一段的

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棋子 · 2019年10月24日

为什么要先用ecoAddrepeter 来加anchor driver?

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棋子 · 2019年10月24日

anchor的clock tree结果变成这样还有意义吗？

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棋子 · 2019年10月24日

基于Anchor Driver的CTS,是不是clock source点先到达这个anchor再开始CTS

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棋子 · 2019年10月24日

如果发现时钟分叉过早,该怎么处理?

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棋子 · 2019年10月24日

Fix_drv的问题

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棋子 · 2019年10月24日

lookup table

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棋子 · 2019年10月24日

如何理解MBIST的sharebus概念？

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棋子 · 2019年10月24日

dft memory bist

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棋子 · 2019年10月24日

请问老师，path delay是啥意思？

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棋子 · 2019年10月24日

问老师 ISO rule中 -clamp_value 0/1是什么意思?

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棋子 · 2019年10月24日

做CTS delay corner 应该怎么选取，选best，还是worst，还是两个corner 迭代做？

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棋子 · 2019年10月24日

ccopt如何把多个时钟放到一个skew group里

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棋子 · 2019年10月24日

取消选中的instance颜色显示

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棋子 · 2019年10月24日

ctd_win看不到其他时钟结构

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棋子 · 2019年10月24日

signoff阶段发现有些Corner/view下有20多个CTS TREE NET的MAX TRANS违反

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棋子 · 2019年10月24日

set_ccopt_property 用法

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棋子 · 2019年10月24日

invert和buff混用

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棋子 · 2019年10月24日

怎么删掉NDR规则？

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棋子 · 2019年10月24日

怎么区分哪些buffer/inverter是CTS插入的，哪些是原Verilog网表里的？

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