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棋子
· 2019年10月24日
工具打断timing loop的时候QQ QQ，选择的点需要去检查吗？
SoC 芯片
芯片设计后端
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棋子
· 2019年10月24日
track距离上下boundary
SoC 芯片
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棋子
· 2019年10月24日
hard macro和keep out margin的选择？
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棋子
· 2019年10月24日
power strap步进长度的设置
SoC 芯片
芯片设计后端
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棋子
· 2019年10月24日
关于多电压域设计的powerplan
SoC 芯片
芯片设计后端
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棋子
· 2019年10月24日
奇偶行tapcell错开的原因
SoC 芯片
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棋子
· 2019年10月24日
如何手动微调创建pg net补丁
SoC 芯片
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棋子
· 2019年10月24日
create_power_strap时为什么会自动插入金属shape?
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棋子
· 2019年10月24日
hard blockage铺pg rail的原因
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棋子
· 2019年10月24日
为什么connect_power_supply之后pg仍然没有连上，还需要derive_pg_connection才行？
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棋子
· 2019年10月24日
upf文件里面有VDD_ADC, VSS_ADC,但是做完power network之后为什么没有这两个port和net？
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棋子
· 2019年10月24日
terminal位置
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棋子
· 2019年10月24日
"is_clock_used_as_clock" attribute含义
SoC 芯片
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棋子
· 2019年10月24日
为何IO上的timing优化不如内部重要？
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棋子
· 2019年10月24日
把ao buffer dont_use的原因?
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棋子
· 2019年10月24日
power switch的high fanout
SoC 芯片
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棋子
· 2019年10月24日
pin density 对看congestion有帮助吗？ ICC
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棋子
· 2019年10月24日
max fan out的值是看经验吗？
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棋子
· 2019年10月24日
place时的clock uncertainty和期望skew有关吗？
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棋子
· 2019年10月24日
place前为何要设哪些层需要extract？
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棋子
· 2019年10月24日
没有正确识别clock gating cell的问题
SoC 芯片
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棋子
· 2019年10月24日
为何从dff出来接到clk sel的不能设case value？
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棋子
· 2019年10月24日
skew的约束跨gen clock吗？
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棋子
· 2019年10月24日
在本实验使用的工艺上，min area是soft的约束吗？
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棋子
· 2019年10月24日
为什么在route的时候设worst scenario？
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棋子
· 2019年10月24日
请问warning中fram lib_cell的pg_type属性如何查看
SoC 芯片
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棋子
· 2019年10月18日
能否请老师整体介绍下SV 仿真环境搭建的注意事项和仿真工具中参数如何设置
SoC 芯片
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棋子
· 2019年10月18日
请问要实现手动输入一个数给变量赋值需要什么样的语句
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棋子
· 2019年10月18日
不同initial块相互是同步的吗
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棋子
· 2019年10月18日
为什么关联数组不能用for遍历，只能用foreach
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