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下冰雹 · 2020年07月25日

Xilinx中与全局时钟资源和DLL相关的硬件原语是什么？

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

HDL语言的层次概念是指？

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

查找表的原理与结构是什么？

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

IC设计前端到后端的流程和EDA工具是？

Arm 技术

0 1
下冰雹 · 2020年07月25日

寄生效应在IC设计中怎样加以克服和利用？

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

用flip-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage？

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

什么是竞争与冒险现象?怎样判断?如何消除?

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗？

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

IC设计中同步复位与异步复位的区别？

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

MOORE 与 MEELEY状态机的特征有哪些？

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

多时域设计中,如何处理信号跨时域？

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

说说静态、动态时序模拟的优缺点？

Arm 技术

0 1

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下冰雹 · 2020年07月25日

一个四级的Mux,其中第二级信号为关键信号如何改善timing.？

Arm 技术

0 1

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下冰雹 · 2020年07月25日

给出一个门级的图,又给了各个门的传输延时,问关键路径是什么？

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?

Arm 技术

0 1

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下冰雹 · 2020年07月25日

用mos管搭出一个二输入与非门？

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

画出NOT,NAND,NOR的符号,真值表等的电路？

Arm 技术

0 1

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下冰雹 · 2020年07月25日

用一个二选一mux和一个inv实现异或？

Arm 技术

0 1

解决
下冰雹 · 2020年07月25日

画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)？

Arm 技术

0 1

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下冰雹 · 2020年07月25日

"用与非门等设计全加法器？

Arm 技术

0 1

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下冰雹 · 2020年07月25日

latch与register的区别,为什么现在多用register？

Arm 技术

0 1

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下冰雹 · 2020年07月25日

用D触发器做个二分频的电路，画出逻辑电路？

Arm 技术

0 1

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极术直播小助手 · 2020年07月28日

物理综合DCG解密中，DCG比DC好，那和Fusion比呢？哪个效果好？

芯片设计后端

0 2
极术直播小助手 · 2020年07月28日

物理综合DCG解密中, 一般影响floor plan的因素有哪些？

芯片设计后端

0 1

解决
极术直播小助手 · 2020年07月28日

物理综合DCG解密中，DCG综合的时候要求floorplan或者其他一些物理信息来保证一致性，物理信息变化是否会影响DCG综合的结果?

芯片设计后端

0 1

解决
极术直播小助手 · 2020年07月28日

物理综合DCG解密中，DCG中如果有大量timing violation, 要怎么修？

芯片设计后端

0 1

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极术直播小助手 · 2020年07月28日

物理综合DCG解密中，congestion 怎么修啊？从congestion图的哪里可以找到RTL问题所在位置？

芯片设计后端

0 1

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极术直播小助手 · 2020年07月28日

物理综合DCG解密中，logic 长度为什么差这么多？

芯片设计后端

0 1

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极术直播小助手 · 2020年07月28日

物理综合DCG解密中，如果使用C家的后端工具，怎么与DCG对接？

芯片设计后端

0 1

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用flip-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage？

什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?

什么是竞争与冒险现象?怎样判断?如何消除?

你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗？

IC设计中同步复位与异步复位的区别？

MOORE 与 MEELEY状态机的特征有哪些？

多时域设计中,如何处理信号跨时域？

说说静态、动态时序模拟的优缺点？

一个四级的Mux,其中第二级信号为关键信号如何改善timing.？

给出一个门级的图,又给了各个门的传输延时,问关键路径是什么？

为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?

用mos管搭出一个二输入与非门？

画出NOT,NAND,NOR的符号,真值表等的电路？

用一个二选一mux和一个inv实现异或？

画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)？

"用与非门等设计全加法器？

latch与register的区别,为什么现在多用register？

用D触发器做个二分频的电路，画出逻辑电路？

物理综合DCG解密中，DCG比DC好，那和Fusion比呢？哪个效果好？

物理综合DCG解密中, 一般影响floor plan的因素有哪些？

物理综合DCG解密中，DCG综合的时候要求floorplan或者其他一些物理信息来保证一致性，物理信息变化是否会影响DCG综合的结果?

物理综合DCG解密中，DCG中如果有大量timing violation, 要怎么修？

物理综合DCG解密中，congestion 怎么修啊？从congestion图的哪里可以找到RTL问题所在位置？

物理综合DCG解密中，logic 长度为什么差这么多？

物理综合DCG解密中，如果使用C家的后端工具，怎么与DCG对接？

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用flip-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage？

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一个四级的Mux,其中第二级信号为关键信号 如何改善timing.？

给出一个门级的图,又给了各个门的传输延时,问关键路径是什么？

为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?

用mos管搭出一个二输入与非门？

画出NOT,NAND,NOR的符号,真值表等的电路？

用一个二选一mux和一个inv实现异或？

画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)？

"用与非门等设计全加法器？

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物理综合DCG解密中, 一般影响floor plan的因素有哪些？

物理综合DCG解密中，DCG综合的时候要求floorplan或者其他一些物理信息来保证一致性， 物理信息变化是否会影响DCG综合的结果?

物理综合DCG解密中，DCG中如果有大量timing violation, 要怎么修？

物理综合DCG解密中，congestion 怎么修啊？从congestion图的哪里可以找到RTL问题所在位置？

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