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SoC 芯片

系统芯片（英语：System on a Chip，缩写：SoC）是一个将计算机或其他电子系统集成到单一芯片的集成电路。

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棋子 · 2019年10月18日

source ./flow/design.sdc

SoC 芯片芯片设计后端

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棋子 · 2019年10月18日

lab里面提到的clock port在design中不存在

SoC 芯片芯片设计后端

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棋子 · 2019年10月18日

virtual clock 作用

SoC 芯片芯片设计后端

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棋子 · 2019年10月18日

为什么一般先修setup后修hold

SoC 芯片芯片设计后端

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棋子 · 2019年10月18日

异步时钟之间需要check,通过约束可以彻底消除亚稳态吗？

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

跨时钟域scan chain 在 occ 滤出的两个function clock pulse下会不会有亚稳态问题？

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

hierarchical atpg scan

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

DFT: OCC 插入

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

哪些寄存器是不需要上chain呢？为什么不需要上chain？

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

同一时钟域的上升沿和下降沿触发器可以串在同一条链上：下降沿寄存器在前，上升沿在后

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

DFT : 后端做完 scan reorder 后，是不是一定要重新产生pattern 才能仿真pass ？

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

block wrapper 起什么作用？

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

capture-DR这个状态，capture什么数据

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

DFT 产生的RTL test logic 的综合问题

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

对于inout类型的io，bsd cell应该是什么样的？

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

可选指令集的功能是否可以由必选指令集实现？

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

boundary scan用到和没用到的PAD在处理pull up/down时有区别吗？分别应该如何处理？

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

scan 时 memory 或者 macro 的output 怎么处理？

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

请问PR后的网表做stuckat仿真时出现mismatch该如何debug

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

Cross-Module reference resolution error

SoC 芯片芯片设计后端

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