LJgibbs · 2月26日 · 黑龙江

Synopsys DDR 相关技术白皮书与 IP 技术公告合集

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本系列文章会搬运新思有关 DDR 相关技术白皮书与 IP 技术公告,这些文章有不错的主题和靠谱的内容,并且很多是翻译成中文的版本。

预览版,目前正在不断完善中

技术白皮书

[性能优化] 使用多通道体系结构优化 LPDDR4 的性能和功耗

本白皮书中阐明了LPDDR4与以前所有JEDEC DRAM规格的差异之处。讨论了下述方面:

  • 设计人员为何选择LPDDR4
  • LPDDR4体系结构的亮点
  • 如何最好地配置LPDDR4通道
  • 如何处理具有多通道连接的2片和4片封装
  • 通过系统级芯片(SOC)分割共享通道的优点
  • 如何优化通道以实现最低功耗

[性能优化] 利用DDR控制器读取重排序缓冲器,将 DRAM 带宽提高十倍

读取重排序缓冲器(RRB)是DesignWare DDR内存控制器IP产品上可用的一项硅验证的架构增强功能。

本白皮书将解释读取重排序缓冲器的概念,并对其如何提升存储带宽加以说明。此外,本文还总结了测试结果:

  • RRB 控制器 - 10% 带宽利用率
  • 外部调度的RRB 控制器 - 66% 带宽利用率
  • 内容可寻址内存(CAM)调度的RRB 架构控制器 - 100% 带宽利用率

[DRAM 相关 IP 与 EDA 软件] 内存接口的可靠性、可用性和可维护性(RAS)

本白皮书描述了DDR DRAM可能出现的一些错误,以及可用于提升容易出现这些错误系统的RAS的技术。

IP 技术公告

[DRAM 特性] DDR5 值得注意的一些主要功能

[DRAM 特性] LPDDR5 key features | DesignWare IP | Synopsys

[DRAM 特性] LPDDR5X来袭!准备迎接内存速度大爆炸 | Synopsys

文章本身没什么信息量,主打一个告诉大家 LPDDR5X 要来了

[PHY IP] 高速DDR IP中基于固件的训练优势

准确的内存接口训练是决定存储器通道稳定性的关键。尽管可以通过三种方式来训练内存接口,但是使用固件进行 PHY 训练是快速、准确和可现场升级的最佳训练机制。

编者注:所提及的另外两种训练方式分别是使用 AP 的 CPU 训练,和使用 HW 状态机训练。

原文:知乎
作者:LogicJitterGibbs

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