UVMagent可以被认为是特定interface的验证组件工具包（package），其中包括一个用于连接DUT的SystemVerilog interface以及一个组成整个a...
“phase”是UVM主要的特性之一，其目的是为了统一testbench执行流程。UVM中的phase主要分为3类，即按顺序执行build phase、run-time phase...
UVM testbench 的第一阶段(phase)是build phase,在此阶段自上而下地实例化组成验证环境层次结构中的各个uvm_component类。
配置对象可以通过使用uvm_config_db::set方法中的路径参数来分别控制，更常见的做法是层次化配置对象和配置过程。
在 testbench 的搭建以及仿真的过程中，我们或多或少需要输出一些调试信息，我们需要能够方便快捷地关闭或者开启这些调试信息，如何做到...
很长一段时间来，通过网站论坛学到了很多东西，也有热心的网友无私提供了很多非常宝贵的实验素材，这些东西都对自己的学习有非常大的帮...
一次酒局，听业内某位DFT 大拿讲DFT 技术革新：先是感慨近几年工艺跟设计踏着一个又一个技术热点或噱头『突飞猛进』，以致整个数字实现...
new是OOP自带属性，create是UVM override属性，可以理解成create比new更进阶~
大多数dut都有许多不同的接口(interface)，每个接口都有自己特有的协议。UVM agent的任务就是集中管理和这个接口相关的所有内容，主要是...
如果问绕线问题你会怎么解决。基本都能回答出来，调整floorplan，加padding，挪cell，甚至，试一试工具的相关选项。
在整个数字后端实现过程中，有多种验证需要保证芯片最终的正常工作，其中时序收敛是非常重要的一环，它确保的是芯片在特定PVT条件下能够...
在验证环境中checker 可以通过两种方式使用scoreboard 。这两种方法之间的主要区别在于参考模型处于哪个组件当中。
本作品参与极术社区组织的有奖征集|秀出你的集创赛作品风采,免费电子产品等你拿~活动。杯赛题目：DAC芯片测试参赛要求：本科生组赛题内...
checker 收集DUT输出，然后从功能的角度验证了设计是否按照预期工作，而不仅仅只检查输出接口协议的正确性。
在英文中有一句俗语，“Pay me now, or pay me later—with inflation.”
毫无疑问，在芯片验证中遗漏bug既耗时又耗钱。常常有些团队不遵循良好的验证意识，导致验证项目失败。下面列出了芯片研发团队常犯的一些...
在数字芯片中很多事情都可以称之为verificaiton，例如functional verificationtiming verificationtest verification一般在中文里面为了...
本文包含了过去半年中自己、同事和朋友等多位候选人的面试经历和感受，小编尽量做到客观陈述，但不免掺入主观感受，因此所有观点仅供大...
近年来，随着 GPU 在通用计算领域的高速发展，逐渐将应用范围扩展到图形之外，例如人工智能、深度学习和自动驾驶。这些领域的特点要求 G...
粽子节快乐，长胖了吗？热晕了吗？加班了吗？物理综合的一大目标是优化congestion, 衡量congestion 的指标有：OverflowHotspotsOverflow...
