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棋子 · 2019年10月18日

请问fork join做超时检测要怎么写

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月18日

请问老师，如何理解环状链表

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月18日

为什么固定数组的初始化未在{}前添加'符号时编译不报错？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月18日

nom_process代表什么

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月18日

STA不是应该做完Route 以后分析才有意义吗。 wire delay 再route 的时候不是实际电路的延迟吗

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月18日

source ./flow/design.sdc

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月18日

lab里面提到的clock port在design中不存在

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月18日

virtual clock 作用

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月18日

为什么一般先修setup后修hold

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月18日

异步时钟之间需要check,通过约束可以彻底消除亚稳态吗？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

跨时钟域scan chain 在 occ 滤出的两个function clock pulse下会不会有亚稳态问题？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

hierarchical atpg scan

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

DFT: OCC 插入

SoC 芯片芯片设计后端

1 1

解决
棋子 · 2019年10月17日

哪些寄存器是不需要上chain呢？为什么不需要上chain？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

同一时钟域的上升沿和下降沿触发器可以串在同一条链上：下降沿寄存器在前，上升沿在后

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

DFT : 后端做完 scan reorder 后，是不是一定要重新产生pattern 才能仿真pass ？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

block wrapper 起什么作用？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

capture-DR这个状态，capture什么数据

SoC 芯片芯片设计后端

0 1
棋子 · 2019年10月17日

DFT 产生的RTL test logic 的综合问题

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

对于inout类型的io，bsd cell应该是什么样的？

SoC 芯片芯片设计后端

0 1
棋子 · 2019年10月17日

可选指令集的功能是否可以由必选指令集实现？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

boundary scan用到和没用到的PAD在处理pull up/down时有区别吗？分别应该如何处理？

SoC 芯片芯片设计后端

0 1
棋子 · 2019年10月17日

scan 时 memory 或者 macro 的output 怎么处理？

SoC 芯片芯片设计后端

0 1
棋子 · 2019年10月17日

请问PR后的网表做stuckat仿真时出现mismatch该如何debug

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

Cross-Module reference resolution error

SoC 芯片芯片设计后端

0 1
棋子 · 2019年10月17日

编译阶段，VCS不需要给相应stdcell、mem的库吗

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

ICL 的定义，只定义 instrumnet 不定义 SIB， tap 等是否可以？

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

对于 stuck_at 和 transition pattern ,

SoC 芯片芯片设计后端

0 1

解决
棋子 · 2019年10月17日

lab9 run 完并没有 C1 violation ，好像 lab 和说明里的不相符合啊

SoC 芯片芯片设计后端

0
棋子 · 2019年10月17日

netlist验证和后仿验证有什么区别？和前仿真区别呢？

SoC 芯片芯片设计后端

0 1

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请问老师，如何理解环状链表

为什么固定数组的初始化未在{}前添加'符号时编译不报错？

nom_process代表什么

STA不是应该做完Route 以后分析才有意义吗。 wire delay 再route 的时候不是实际电路的延迟吗

source ./flow/design.sdc

lab里面提到的clock port在design中不存在

virtual clock 作用

为什么一般先修setup后修hold

异步时钟之间需要check,通过约束可以彻底消除亚稳态吗？

跨时钟域scan chain 在 occ 滤出的两个function clock pulse下会不会有亚稳态问题？

hierarchical atpg scan

DFT: OCC 插入

哪些寄存器是不需要上chain呢？为什么不需要上chain？

同一时钟域的上升沿和下降沿触发器可以串在同一条链上：下降沿寄存器在前，上升沿在后

DFT : 后端做完 scan reorder 后，是不是一定要重新产生pattern 才能仿真pass ？

block wrapper 起什么作用？

capture-DR这个状态，capture什么数据

DFT 产生的RTL test logic 的综合问题

对于inout类型的io，bsd cell应该是什么样的？

可选指令集的功能是否可以由必选指令集实现？

boundary scan用到和没用到的PAD在处理pull up/down时有区别吗？分别应该如何处理？

scan 时 memory 或者 macro 的output 怎么处理？

请问PR后的网表做stuckat仿真时出现mismatch该如何debug

Cross-Module reference resolution error

编译阶段，VCS不需要给相应stdcell、mem的库吗

ICL 的定义，只定义 instrumnet 不定义 SIB， tap 等是否可以？

对于 stuck_at 和 transition pattern ,

lab9 run 完并没有 C1 violation ，好像 lab 和说明里的不相符合啊

netlist验证和后仿验证有什么区别？和前仿真区别呢？

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DFT: OCC 插入

哪些寄存器是不需要上chain呢？为什么不需要上chain？

同一时钟域的上升沿和下降沿触发器可以串在同一条链上：下降沿寄存器在前，上升沿在后

DFT : 后端做完 scan reorder 后， 是不是一定要重新产生pattern 才能仿真pass ？

block wrapper 起什么作用？

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对于inout类型的io，bsd cell应该是什么样的？

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编译阶段，VCS不需要给相应stdcell、mem的库吗

ICL 的 定义 ， 只 定义 instrumnet 不定义 SIB， tap 等 是否可以 ？

对于 stuck_at 和 transition pattern ,

lab9 run 完 并没有 C1 violation ， 好像 lab 和 说明里的 不相符合啊

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