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棋子 · 2019年10月17日

多周期约束问题加法器

SoC 芯片芯片设计后端

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棋子 · 2019年10月17日

多周期约束问题加法器。。

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棋子 · 2019年10月17日

多周期约束问题加法器。。。。

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棋子 · 2019年10月17日

RFU是什么缩写？什么意思？

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棋子 · 2019年10月17日

提到的DDR速度单位是频率还是速率

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棋子 · 2019年10月17日

ddr3读的时候为什么dq和dqs是沿对齐的？

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棋子 · 2019年10月17日

一个refresh刷新一行？还是全刷？如果是只刷新一行的话，是不是会有下面的问题

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棋子 · 2019年10月17日

MDL延迟补偿的算法

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棋子 · 2019年10月17日

WDATA_BUFFER0的深度

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棋子 · 2019年10月17日

亚稳态发生串扰导致系统崩溃，有这样的案例吗

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棋子 · 2019年10月17日

需要整个flow的要点

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棋子 · 2019年10月17日

同步时钟为啥一定要同源

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棋子 · 2019年10月17日

如果C1前面又接了个寄存器C0，那c1是Launch时钟还是Capture时钟啊，这个时钟域还是C2吗

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棋子 · 2019年10月17日

亚稳态二级处理的原理

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棋子 · 2019年10月17日

增加寄存器避免亚稳态，但这能保证输出逻辑是正确的么？

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棋子 · 2019年10月16日

请再具体描述一下axi的拓扑

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棋子 · 2019年10月16日

AXI中为什么不去掉RID

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棋子 · 2019年10月16日

总线从power domain A到power domain B都需要注意什么？

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棋子 · 2019年10月16日

总结理解一下：interleave需要master和slave都需要BUF，reorder只有master需要BUF？

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棋子 · 2019年10月16日

W channel 需要加入buffer吗？

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棋子 · 2019年10月16日

AXI3一个transaction中多个transfer有AWID相同，WID不同的使用场景么？

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棋子 · 2019年10月16日

四个相同的AHB2SRAM的slave可否用一个multiplexor挂在AHB-lite bus matrix上？

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棋子 · 2019年10月16日

输入数据寄存的工作时钟

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棋子 · 2019年10月16日

没有数据传输要求得Busy 状态与IDLE状态有什么区别？

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棋子 · 2019年10月16日

exclusive 访问数据空间

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棋子 · 2019年10月16日

ahb incr不能跨越1kB地址边界

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棋子 · 2019年10月16日

HRDATA受不受ready的影响？

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棋子 · 2019年10月16日

WRAP传输时的起始地址1

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棋子 · 2019年10月16日

WRAP传输时的起始地址2

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棋子 · 2019年10月16日

为什么在cmsdk_apb4_eg_slave中实例化cmsdk_clock_gate模块提示我对该模块没有定义？

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