Verilog中的if, else, repeat, while, for, case看起来完全像C语言！
每个Verilog初学者的梦想是在一天内理解它，至少到达足够使用的程度。接下来的Verilog Basics的几篇文章将会让这个梦想成为现实。
Modelsim 的默认黑绿配色久经考验，黑色的背景最大程度上保护了日夜工作 · FPGAer 的视力，绿色的波形是那么出跳，看得久了，鲜艳而不失...
在新坑。。新系列文章: Verilog TestBench 中，作者将写一系列简单得发指的 Verilog 代码与 Demo，在这个过程中致力于发现了解 Verilog ...
在开发 Verilog IP 的过程中，比如图像处理或者密码学的 IP 。验证功能总是很重要的一步，也很是伤脑筋的。
工欲善其事，必先利其器。在电子技术飞速发展的今天，熟练使用相关工具软件是学习SoC的必经之路。但是，由于SoC是一个完整的系统，既包...
本系列文章将向大家推荐一个学习 Verilog 的好去处：HDLBits.HDLBits 在提供 Verilog 基础语法教程的同时，还能够在线仿真你的 Verilog ...
本文最初由笔者本人以 Zynq SDK 驱动探求（一）：ARM 核与外设的故事开始了 为题发布于知乎，署名ljgibbs
