当我刚开始我的FPGA设计生涯时，我对明显更小、更不灵活的 FPGA（想想 XC4000XL / Clcyone3/4和 Spartan）和工具的非常简单的时钟规则之...
近两年，国外厂商的FPGA芯片价格飙升，由于价格，货期，出口管制等多方面因素的影响，很多公司都在寻找FPGA国产化替代方案。我工作中正...
TerosHDL 的目标是为 HDL 开发人员提供一个开源 IDE，该 IDE 具有软件开发人员常用的功能。IDE 包含一堆工具，其中最重要的是VSCode 插...
本篇文章是2022年第六届全国大学生集成电路创新创业大赛芯来RISC-V杯三等奖作品分享，参加极术社区的【有奖征集】分享你的2022集创赛作...
无论何时，在复杂的 FPGA 设计过程中，都不可避免地需要在模块之间发送数据，实现这一点的常用的是 FIFO。
在IC领域中常用的脚本有Tcl、Perl、Shell、Python等，在这些脚本里面，Tcl（“工具命令语言”（ 即Tcl的全称Tool Command Language））由...
高层次综合（High-level Synthesis）简称HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。
《优秀的IC/FPGA开源项目》是新开的系列，旨在介绍单一项目，会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细，包括但不限于综合...
高层次综合（High-level Synthesis）简称HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。
高层次综合（High-level Synthesis）简称HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。
《优秀的IC/FPGA开源项目》是新开的系列，旨在介绍单一项目，会比《优秀的 Verilog/FPGA开源项目》内容介绍更加详细，包括但不限于综合...
在FPGA开发设计中，我们可能会经历由于资源占用过高的情况，例如BRAM、LUT和URAM等关键资源利用率达到或超过80%，此时出现时序违例是常...
注意：天线接口要选择和自己SDR平台对应的座子接口，目前常见的都是SMA接口。其他接口自行想办法将天线接到SDR的RX接口。
在进行FPGA设计时候，除了一些算法\验证等应用，其他情况下都需要FPGA和控制器进行数据交互（通信）。
传统方案是，5G 算法工程师先搭建5G系统算法链路作为参考模型，5G FPGA工程师根据功能模块进行划分，并各自完成相应部分的功能开发与验...
本例程将 PS 的 ETH1 通过 EMIO 方式引出， 通过 EMIO 引出的 ETH 为 GMII 接口， 将其与 GMII toRGMII IP 核连接后转换成 RGMII 接口，...
HDBaseT是什么协议？它是由来自日韩的家电大厂LG、Samsung、Sony等公司组建的HDBaseT联盟推出，是一项用于整个家庭范围内及商业环境中未...
Generate for的用法：对于FPGA工程师来讲verilog语法可以说是不能再熟悉了，在verilog中generate for可以用来生成重复性的逻辑，比如下...
微信公众号《FPGA算法工程师》技术交流群里，交流气氛十分热烈，大家针对学习和工作中遇到的难点进行交流和讨论，可谓受益匪浅。
MD5原理 {代码...} MD5目前应用比较多的就是文件校验，当然作为一种“密码”其也可以在密码管理以及数字签名领域使用。其加密原理如下：MD...
