随机测试比传统的定向测试方法更有效。通过指定约束，可以轻松进行难以触及的corner cases（极端情况）的验证。 的验证。
动态数组适合处理动态变化的变量集合，但当集合的数据空间稀疏时，**关联数组（ associative array）**是更好的选择。
SystemVerilog的OOP实现提供了从基类（base class）继承，并在子类（subclass）中对基类功能进行扩展（extending ）的功能。 这个概念称...
SystemVerilog引入了面向对象（object-oriented）的类（class） 抽象数据类型。
SystemVerilog在Verilog 2001的Task和Function的基础上增加了在staticTask和Function中声明automatic 变量的能力，以及在automatic Task...
在Verilog-2001中，reg和wire数据类型都可以声明为数组，并且需要在对象名称之前声明数组宽度，还可以在对象名称之后声明的数组的维度。
Class是一组数据和对该数据进行操作的方法（ methods）。类中的数据称为属性（ properties）。类中的属性和方法一起定义了类**对象（ ob...
数据类型可以分为2-state类型和** 4-state类型**。 2-state类型只能是0、1，而4-state类型可以是0、1、X和Z。与 4-state类型相比，2-sta...
近来笔者成为了一名 Modelsim 的重度使用者，每日忙于鼠标操作，颇感手指之疲劳。今日终于知道了 光标定位到信号下一边沿 的快捷键，与...
Always Blocks顾名思义，always语句块会always执行，不像initial 语句块只在仿真开始时执行一次。always语句块还有一个敏感列表，其告诉...
比如仿真修改源文件或者 testbench 时，不能通过重新 run do 文件来 relaunch 设计。需要基于生成的 xx\_compile.do 制作一个 do 文件来...
Verilog中的if, else, repeat, while, for, case看起来完全像C语言！
每个Verilog初学者的梦想是在一天内理解它，至少到达足够使用的程度。接下来的Verilog Basics的几篇文章将会让这个梦想成为现实。
Modelsim 的默认黑绿配色久经考验，黑色的背景最大程度上保护了日夜工作 · FPGAer 的视力，绿色的波形是那么出跳，看得久了，鲜艳而不失...
在开发 Verilog IP 的过程中，比如图像处理或者密码学的 IP 。验证功能总是很重要的一步，也很是伤脑筋的。
