多态（Polymorphism），从字面意思上看指的是多种形式，在OOP(面向对象编程)中指的是同一个父类的函数可以体现为不同的行为。
shallow copy只能复制类中的对象句柄，如果我们还想为这个对象句柄实例化，并复制其中的内容呢？
在SV中可以使用结构体作为模块的输入或输出，这使得它可以更加清晰地传递更多的信号，以简化RTL代码，类似于interface。
数字硬件建模SystemVerilog-归约运算符（Reduction operators）经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就...
正如我们所知，“bit”是无符号的，而“byte”是有符号的。那么，你认为下面两个声明是等价的吗? {代码...} 答案是不等价，因为： {代码...}...
想拥有自己的SystemVerilog IP库吗？设计时一个快捷键就能集成到自己的设计，酷炫的设计你也可以拥有！
使用插值算法实现图像缩放是数字图像处理算法中经常遇到的问题。我们经常会将某种尺寸的图像转换为其他尺寸的图像，如放大或者缩小图像...
SystemVerilog能够在许多不同的细节级别（称为“抽象级别”）对数字逻辑进行建模。抽象意味着缺乏细节。数字模型越抽象，它所代表的硬件的...
FPGA最初只是作为一种“粘合逻辑”，来实现不同芯片之间的连接和扩展。随着FPGA规模的扩大，其内部具备的查找表、乘法器、嵌入式存储器等...
由于本实验的硬件设计部分使用 Verilog HDL 编写, 考虑到很多同学之前并没有接触过 Verilog 或者是使用的 VHDL 语言进行设计, 故本章主...
在上一篇文章中已经介绍了简单组合逻辑在FPGA开发板上的实现，包括大家熟悉的优先编码器、多路复用器和全加器等，文章链接如下：
最近加的群里面有些萌新在进行讨论FIFO的深度的时候，觉得FIFO的深度计算比较难以理解。所以特出漫谈FIFO系列，会涉及到FIFO的深度计算...
.*将会匹配多个字符串，所以u5.ux将被匹配到，最终输出结果会是"[UVM_MATCH_SUCCESS]"。
SystemVerilog标准（SV-2009）发布距今已近十余年，在验证领域已经大放异彩，但是在设计领域（尤其FPGA领域）使用的还是比较少，虽然市...
01 如何在子类中调用父类的task？可以在子类中使用super关键字引用父类中的成员，尤其是该成员已经被子类覆盖。 {代码...} 仿真结果： {...
queue（队列）是一个可变大小的、有序的元素集合，类似于自动增长和收缩的一维数组。队列可用于建模先进先出缓冲或者先进后出缓冲。
object是类（class）的实例。Class 是对象的定义。当创建一个类时，它不占用任何内存，但是当类的实例（对象）被创建时，它们会占用内存...
Callback (回调)是指更改验证组件（driver、sequencer或者monitor）的行为而不更改组件代码的机制。它可以用于功能覆盖率建模，错误注入...
将extensions.zip解压到路径“C:\Users\用户名.vscode\extenstion”，完成插件安装，插件自带语法高亮和自动补齐功能。已经安装的插件暂时...
package 是SystemVerilog语言的一种数据结构，它允许将相关的声明和定义打包在同一个namespace中。package 可能包含类型定义、常量声明...
