将Systemverilog中的数组和队列拿出来单独讲，是因为相对于其他的数据类型，数组和队列与 C 语言和 Verilog 语言的数组有着不同的特性。...
SV 开辟了一条可以将 SV 和 C 语言结合在一起的新途径，通过使用 DPI 的导入声明， SV 语言中可以方便地调用一个 C 函数。同样 SV 中的...
1. SystemVerilog 支持 C 语言内建的数据类型。为了避免 int 和 long 数据类型的重复带来混淆，在 SV 中， int 是 32 位的， longint 是...
在基于Verilog或VHDL的验证平台中，验证平台和DUT连接在一起，验证平台中包含激励发送和响应监测模块，在仿真的开始DUT和验证平台就被加...
一个进程触发（trigger ）事件，另一个进程等待事件被触发（triggered）。可以使用->操作符触发事件，使用@操作符或者wait()等待事件...
UVM sequences从uvm_sequence_item基类扩展得到，uvm_sequence_item进一步从uvm_object基类扩展得到。
在SystemVerilog中，用randc关键字声明的变量是循环随机（random-cyclic）变量，在其声明范围内循环随机，直到所有的值都随机过。
UVM提供了丰富的基类库和验证方法学，并且被主流的EDA工具、IP供应商和设计公司采用。现在，使用SystemVerilog基本上等同于使用UVM验证。
1、define宏的使用：define经常用来代替某些复杂的文本内容或数字，也可以用来构造字符串。``
国密 SM3 杂凑算法的硬件 IP，RTL 采用 Verilog 开发，测试平台使用 SystemVerilog 语言。
时序分析的一个重要部分是准确地指定时钟和相关属性，例如延迟（latency）和不确定性（uncertainty）。
在理解$cast作用之前，需要特别清晰derived class 和base class，handle和object之间区别
SystemVerilog中的package提供了保存和共享数据、参数和方法的机制，可以在多个module、class、program和interface中重用。package中声...
SystemVerilog中Singleton class是指只有一个对象（object）的类。这个对象只创建一次，为所需的全局变量提供一个namespaces。
SystemVerilog 中的Covergroup结构封装了 coverage model。Covergroup可以定义在package、module、program、interface和class中
interface 封装了模块的端口(ports)，以及它们的方向（modports），同步关系（ clocking block），function和task。
SystemVerilog中的class可以具有数据成员（data or properties）和方法（method）。
如果粗略的了解过UVM，很可能一开始会被UVM方法学的一些表述弄得雨里雾里，比如Factory机制。
Systemverilog中的callback指定了一个被调用的callback method，和一个调用callback method的callback hook。
随机测试比传统的定向测试方法更有效。通过指定约束，可以轻松进行难以触及的corner cases（极端情况）的验证。 的验证。
