安卓动态性能框架 (Android Dynamic Performance Framework, ADPF) 技术可为开发者提供更多的设备信息，使其能够在应用的整个生命周期内...
目录1.为什么使用多核2.多核分类2.1 同构和异构2.2 SMP和AMP3.小结1.为什么使用多核这个问题个人认为可以从两个方面来看：性能问题随着...
目录Trust FirmwareTF-A启动流程TF-M启动流程 3.1 BL1 3.2 BL24.小结在之前汽车信息安全 -- 再谈车规MCU的安全启动文章里，我们详细描述...
SiRider S1是安谋科技、芯擎科技和瑞莎计算机携手专为工业领域打造的单板计算机，可广泛应用于AI、工业制造、智能机器人等领域。本期公...
2024-10-31 周四 20:00 开播 回顾中
思考：1、这里有没有按照armv8定义的异常向量表排列？不是每一个offset只有128bytes地址空间吗，如何做到的？2、Linux Kernel arm64体系...
快速连接👉👉👉【精选】ARMv8/ARMv9架构入门到精通-目录 👈👈👈软件中定义的向量表，是否和ARM文档中的向量offset一致向量表的基地址是否写入...
有人说，中断就包含IRQ和FIQ，其实这是不准确的，准确的说法应该是：产生到aarch64的异步异常(包括IRQ, FIQ, SError) 可看作中断。官方...
快速连接👉👉👉【精选】ARMv8/ARMv9架构入门到精通-目录 👈👈👈1、gic的版本GIC是一个为Cortex-A和Arm Cortex-R设计的标准的中断控制器2、GICv...
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清除（Clean） 整个高速缓存或者某个高速缓存行。相应的高速缓存行会被标记为脏，数据会写回到下一级高速缓存中或者主存储器中。
AT指令的语法格式：有了上面的语法格式后，就非常好理解armv8的MMU提供了14条AT指令了：MMU的地址翻译一般都是自动进行的，在当前的linu...
Inner shareable cache： 这是ASIC在设计的时候，会把离cpu进的cache定义成Inner shareable cache，软件可以通过读取CLIDR_EL1.ICB比特...
思考：1、cache coherence和memory consistency的区别？2、cache一致性和barrier指令有什么关系？
Cortex-A720核心提供一种机制，通过IMPLEMENTATION DEFINED系统寄存器可以读取L1缓存、L2缓存和Translation Lookaside Buffer（TLB）。...
Cortex-A720核心的L2内存系统通过CPU bridge连接core与DynamIQ Shared Unit-120，其中包括私有的L2缓存。L2缓存是统一的，每个Cortex-A7...
思考：L1 System memory和L1 Cache是什么关系？L1指令cache禁用时，指令cache就真的不会缓存了吗？此时还会出现缓存不一致的情况吗？L1 ...
关键词： DynamIQ cluster、DSU-110、DSU-120、DSU、cache、mmu、缓存、高速缓存、内存管理、MPAM
思考：在页表的Descriptors中的Lower attributes中的AttrIndx中指向的MAIR_EL1寄存器中有配置cacheable属性, 在TCR_EL1寄存器中有cachea...
思考：在页表的Descriptors中的Lower attributes中的AttrIndx中指向的MAIR_EL1寄存器中有配置cacheable属性, 在TCR_EL1寄存器中有cachea...
缓存替换策略是用于确定在缓存空间已满时应该替换哪些缓存项。Pseudo-LRU（Pseudo-Least Recently Used）和LRU（Least Recently Used）...
内存屏障（Memory Barrier）和缓存（Cache）之间有密切的关系。它们都是计算机系统中用于确保内存操作顺序和一致性的重要概念。
我们知道每一个Arm core的L1/L2/L3的cache是多大的，要么是IP定死的，要么是ASIC可配置的。那么从性能角度来说，是不少配置的越大越好呢...
思考：REE刷TLB时会把安全的TLB刷掉吗？TEE刷TLB时能否刷安全的TLB？例如页表管理着的共享内存，它的翻译缓存到了TLB.
引流关键词:缓存,高速缓存,cache, CCI,CMN,CCI-550,CCI-500,DSU,SCU,L1,L2,L3,system cache, Non-cacheable,Cacheable, non-shareable,i...
思考:在经典的 DynamIQ架构 中，数据是什么时候存在L1 cache，什么时候存进L2 cache，什么时候又存进L3 cache，以及他们的替换策略是怎...
思考:1、为什么要学习MESI协议？ 哪里用到了？你确定真的用到了？ 2、MESI只是一个协议，总得依赖一个硬件去执行该协议吧，那么是谁来维...
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在学习MMU章节时，我们发现在页表的entry中，BIT[4:2]指向了MAIR寄存器，该寄存器描述了内存属性，其实就是cache的缓存策略属性（inner\...
ARM 架构刚开始开发时，处理器的时钟速度和内存的访问速度大致相似。今天的处理器内核要复杂得多，并且时钟频率可以快几个数量级。然而...
cache里都有什么？ 或者问cache line（即每个entry）里都有什么？答案是 : TAG + DATA + invalid bit + dirty bit那么TAG里又都有什么呢？
网上的好多篇博文，一提Cache的多核一致性就必然提到MESI、MOESI ，然后就开始讲MESI、MOESI维护性原理？试问一下，您是真的不理解MES吗...
场景：CPU往src地址处写入了一串数据，然后交给Crypto硬件进行加解密处理，加解密后的数据放在了dst地址处，然后cpu读取dst地址处的数据...
思考为什么要用虚拟地址？为什么要用MMU？MMU硬件完成了地址翻译，我们软件还需要做什么？MMU在哪里？MMU和SMMU是什么关系？
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