在 SoC 验证中，checklist是很重要的一步，要审视下有没有无意间漏掉的检查或者做出的假设。大部分情况下，checklist 总能发现一些 RTL ...
亚稳态是触发器或锁存器输出端发生的不可预测行为，其输出在特定时间段内呈现 0 到 1 之间的非特定值。
在数字电路设计中，加法器与减法器是最基本且应用带有场景的运算模块。addsub模块是一个适用于广泛场景的加减法实现，支持加法和减法操...
在进行 PCIe 调试过程中我们时常需要执行 retrain 操作。retrain 命令是让 PCIe 链路先退出 Link 状态（ltssm==L0），ltssm 会进入 reco...
课程介绍课程大纲01-Trustzone简介什么是TEE？TEE基础科普TEE的生态介绍？有哪些TEE厂商？各有什么特点？02-TEE技术简介什么是TEE？TEE...
通过总线将各个 IP 通过总线连接起来的 SoC 芯片是未来的大趋势，也是缩短芯片开发周期，抢先进入市场的常用方法。如何确保各个 IP 是否...
UCIE 协议主要包括 protocol 层，Adapter 层和 PHY 层。Protocol 层复用 CXL，PCIE 或自定义的 stream 流格式。
目录1、基础概念2、启动流程3、ATF(TF-A)代码的剖析5、软件如何判断当前是cold reset/warm reset/primary boot/senondary boot5.1 cold ...
拥有 12 年手机安全、汽车安全、芯片安全开发经验，擅长 Trustzone/TEE/ 安全的设计与开发，对 ARM 架构的安全领域有着深入的研究和丰富...
编 者 按 对于那些喜欢先写代码再写文档的小伙吧，寄希望于直接把仿真的波形直接贴到文档上作为接口时序图，又嫌弃波形文件太丑的小...
对于使用第三方来源进行 SoC 设计的团队来说，半导体知识产权（IP）的质量是一个主要问题。对于高度可配置的 IP 类型来说，质量更加重要...
跨时钟域（CDC）的主要问题是，当目标时钟域采样时，跨时钟域信号可能出现的 setup 和 hold violation 然后出现亚稳态，其中亚稳态可以...
今年7月31日，IDC发布最新预测称，2024年全球GenAI智能手机的出货量将同比增长363.6%，达到2.342亿部，占2024年整个智能手机市场的19%。...
Modelsim 仿真工具是 Model 公司开发的。它支持 Verilog、VHDL 以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程...
“SPI转CAN-FD”是嵌入式开发领域的常用方法，它极大地促进了不同通信接口之间的无缝连接，并显著降低了系统设计的复杂性。飞凌嵌入式依托...
作为本土领先的通用32位MCU产品及解决方案供应商，灵动基于安谋科技自研业务产品与Arm技术方案，自主研发软硬件产品并打造了完善的MCU生...
此处以在t113_s3p_c906 芯片下创建一个example_demo方案为例，帮助客户快速创建定制方案。第一步：进入rtos/board/t113_s3p_c906目录，...
DRAM 不再缩放。在辉煌的年代，内存密度每 18 个月翻一番——甚至超过了逻辑。这相当于每十年密度增加 100 多倍。但在过去的十年里，缩放...
本章节以SBC-T113S4主板的TinaLinux为例，介绍异构双核通信的实现。该方法也同样适用于T113i平台。
小编最近在做逻辑综合时，总在 Verilog HDL 以及 SDC 内见到 SERDES 时钟以及相关约束，为了揭开 电串行器/解串器 Serdes 的神秘面纱，...
