在linux/optee双系统环境下, linux系统的SCR.IRQ=0、SCR.FIQ=1, optee系统的SCR.IRQ=0、SCR.FIQ=0
不考虑EL3的场景ia，在IMO=1的场景下（physical irq直接target到EL2了）。如果EL1想处理中断，那么必需是EL2转发过来，总之是要经过EL2...
引流关键词: Non-cacheable,Cacheable, non-shareable,inner-shareable,outer-shareable, optee、ATF、TF-A、Trustzone、optee3.14、MMU...
以下以GIC的icc_bpr0_el1寄存器为例，我们发现在S-EL1 Security State中无法去写该寄存器....解决方法:查阅该寄存器的伪代码发现，在期...
我们知道在ARM A-profile架构中(armv9.3之前)是不支持NMI中断的，但是操作系统对NMI类型中断又有强烈的需求，那都是怎么玩得呢？ 如下便...
Arm A-profile 架构的有一个长期缺陷就是不支持不可屏蔽中断 (NMI) 。2021年，ARM宣布讲支持NMI，所谓支持其实就是看CPU是否支持？GIC是...
normal和secure的cpu_context初始化的时候，SCR_EL3.IRQ = 0, SCR_EL3.FIQ = 0
快速连接👉👉👉【精选】ARMv8/ARMv9架构入门到精通-目录 👈👈👈1、1020-1023号的中断的介绍在gic的文档中，理出了一些特殊的中断号，其中1020/...
在中断流程举例的章节中，图中第1步骤中，给REE的SCR.FIQ=1, 在normal EL0/EL1或EL3时来了一个secure group1的中断，该中断将会被标记为...
在中断流程举例的章节中，有小伙伴仔细读了该篇文章，并产生一些列问题。其中一个问题，一下子把我问到了：“在TEE侧时产生了FIQ，回到RE...
引流关键词:armv8, armv9, gic,gicv2,gicv3,异常, 中断，irq,fiq,serror,sync，同步异常，异步异常，向量表，向量表基地址，VBAR，vbar_...
环境：linux kernel 4.4, （SCR.IRQ=0、SCR.FIQ=1）optee 3.6 （SCR.IRQ=0、SCR.FIQ=0）ARMV8GICV3
环境配置:在linux/optee双系统环境下, linux系统的SCR.IRQ=0、SCR.FIQ=1, optee系统的SCR.IRQ=0、SCR.FIQ=0
我们可以看出，实际上有四组表，每组表有四个异常入口，分别对应同步异常，IRQ，FIQ和serror。
思考：1、这里有没有按照armv8定义的异常向量表排列？不是每一个offset只有128bytes地址空间吗，如何做到的？2、Linux Kernel arm64体系...
快速连接👉👉👉【精选】ARMv8/ARMv9架构入门到精通-目录 👈👈👈软件中定义的向量表，是否和ARM文档中的向量offset一致向量表的基地址是否写入...
有人说，中断就包含IRQ和FIQ，其实这是不准确的，准确的说法应该是：产生到aarch64的异步异常(包括IRQ, FIQ, SError) 可看作中断。官方...
快速连接👉👉👉【精选】ARMv8/ARMv9架构入门到精通-目录 👈👈👈1、gic的版本GIC是一个为Cortex-A和Arm Cortex-R设计的标准的中断控制器2、GICv...
引流关键词:armv8, armv9, gic,gicv2,gicv3,异常, 中断，irq,fiq,serror,sync，同步异常，异步异常，向量表，向量表基地址，VBAR，vbar_...
清除（Clean） 整个高速缓存或者某个高速缓存行。相应的高速缓存行会被标记为脏，数据会写回到下一级高速缓存中或者主存储器中。
AT指令的语法格式：有了上面的语法格式后，就非常好理解armv8的MMU提供了14条AT指令了：MMU的地址翻译一般都是自动进行的，在当前的linu...
Inner shareable cache： 这是ASIC在设计的时候，会把离cpu进的cache定义成Inner shareable cache，软件可以通过读取CLIDR_EL1.ICB比特...
思考：1、cache coherence和memory consistency的区别？2、cache一致性和barrier指令有什么关系？
Cortex-A720核心提供一种机制，通过IMPLEMENTATION DEFINED系统寄存器可以读取L1缓存、L2缓存和Translation Lookaside Buffer（TLB）。...
Cortex-A720核心的L2内存系统通过CPU bridge连接core与DynamIQ Shared Unit-120，其中包括私有的L2缓存。L2缓存是统一的，每个Cortex-A7...
思考：L1 System memory和L1 Cache是什么关系？L1指令cache禁用时，指令cache就真的不会缓存了吗？此时还会出现缓存不一致的情况吗？L1 ...
关键词： DynamIQ cluster、DSU-110、DSU-120、DSU、cache、mmu、缓存、高速缓存、内存管理、MPAM
思考：在页表的Descriptors中的Lower attributes中的AttrIndx中指向的MAIR_EL1寄存器中有配置cacheable属性, 在TCR_EL1寄存器中有cachea...
思考：在页表的Descriptors中的Lower attributes中的AttrIndx中指向的MAIR_EL1寄存器中有配置cacheable属性, 在TCR_EL1寄存器中有cachea...
缓存替换策略是用于确定在缓存空间已满时应该替换哪些缓存项。Pseudo-LRU（Pseudo-Least Recently Used）和LRU（Least Recently Used）...
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