一个完整的vivado工程往往需要占用较多的磁盘资源，少说几百M，多的甚至可能达到上G，为节省硬盘资源，可以使用Tcl命令对vivado工程进行...
很多新生代的FPGA工程师都没使用过使用原理图输入进行FPGA设计，没有经历过那些“画原理图和连线”的工作，这得益于HDL（Hardware Descrip...
通过前段时间的面试，我发现很多入门或者工作1~2年的人，对于module的理解还停留在一种语法的关键字，类似c中的main，我相信应该还有很...
本文主要记载如何从零开始在win平台搭建SpinalHDL开发环境并跑通第一个spinal project demo。
将extensions.zip解压到路径“C:\Users\用户名.vscode\extenstion”，完成插件安装，插件自带语法高亮和自动补齐功能。已经安装的插件暂时...
最近在行业群里看到大家讨论了一个很有意思的话题，对于工作n年的你，你是一个经验用n年还是有n年的经验。之前也面试过一些工程师，看到...
Verilog HDL编译器指令由重音符（'）开始。在Verilog 语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件），...
SystemVerilog 引入了面向对象的思想。对象句柄为语言提供了一种安全的、类似于指针的机制。
参赛单位：重庆交通大学队伍名称：一丘之貉指导老师：毕波 李艾星参赛队员：郁航 张坤 秦衡总决赛奖项：Robei杯一等奖
参赛单位：武汉理工大学队伍名称：自由派攀岩者指导老师：张家亮 李政颖参赛队员：张嘉明 岳志飞 彭晓煊总决赛奖项：Robei杯一等奖
之前在公司负责制定代码规范，费了九牛二虎之力，终于整理出来一份文档。由于保密规定的缘故，无法与大家直接分享这份文档。但是，文档...
下面我们用三种方法去实现inout，先说明一下，第一种方法的结果与其他两种方法不一样，估计有问题，不推荐使用。
Verilog HDL通过对reg型变量建立数组来对存储器建模，可以描述RAM型存储器，ROM存储器和reg文件。数组中的每一个单元通过一个数组索引进...
在基于Verilog或VHDL的验证平台中，验证平台和DUT连接在一起，验证平台中包含激励发送和响应监测模块，在仿真的开始DUT和验证平台就被加...
在过去的50到60年中，检错与纠错技术有了长足的发展。现今我们对检错和纠错理论有了更好的理解，并且该理论还在不断的发展。编码理论已...
LFSR(线性反馈移位寄存器）用于产生可重复的伪随机序列PRBS，该电路由n级触发器和一些异或门组成。在每个时钟周期内，新的输入值会被反...
阻塞和非阻塞赋值的语言结构是Verilog 语言中最难理解概念之一。甚至有些很有经验的Verilog 设计工程师也不能完全正确地理解：何时使用...
如果你搜索Verilog和VHDL的区别，你会看到很多讨论这场HDL语言战争的区别页面，但大多数都很简短，没有很好地举例说明，不方便初学者或...
UVM库定义了一组基类（base classes），这些基类有助于搭建模块化/可扩展/可重用的验证环境。
转载自：知乎作者：ljgibbs首先附上传送门：Exams/review2015 fsmhdlbits.01xz.netProblem 155 FSM：The complete FSM牛刀小试本题实现...
