今天我们开始FPGA最初的小工程：如何使用板卡实现简单的UART通信。（结尾送源码）作者：Trustintruth来源：[链接]
SystemVerilog中Singleton class是指只有一个对象（object）的类。这个对象只创建一次，为所需的全局变量提供一个namespaces。
Arm中国创新教育中心（Arm Innovation Education Center China ，AIECC）是Arm中国和江北新区研创园共同打造，由安芯教育运营，为南京江...
集微网消息 近日，美国一纸出口管制规定再一次将华为海思推上风口浪尖。而美国之所以一次次以国家之力“降维打击”华为海思，与半导体产业...
SystemVerilog 中的Covergroup结构封装了 coverage model。Covergroup可以定义在package、module、program、interface和class中
interface 封装了模块的端口(ports)，以及它们的方向（modports），同步关系（ clocking block），function和task。
SystemVerilog中的class可以具有数据成员（data or properties）和方法（method）。
集微网消息，集微直播间自开播以来获得了大量来自行业的关注与好评。其中“集微公开课”栏目联合行业头部企业，通过线上直播的方式分享精...
已将openwifi平台扩展到Xilinx ZCU102开发板（四核ARM Cortex-A53 1.2GHz，Zynq MPSoC芯片）花费了一个多月的时间。我原以为只需要1到2...
去年openwifi项目（[链接]）发布后，获得大量关注的同时，也欣喜的看到好多人已经自己跑通了openwifi的demo，并且开始使用。
这是openwifi的第二个release。太原这个代号是由我们内部的开发者刘薇命名的。根据前期内部开发情况，前三个release将分别由我，刘薇，M...
FOSDEM：[链接] Free and Open source Software Developers' European Meeting 自由和开源软件开发者欧洲会议。每年都会在比利时首都布...
这里介绍openwifi项目（[链接]）的射频和数字中频设计的一些考虑。这些内容也都在openwifi github的文档目录下。
如果粗略的了解过UVM，很可能一开始会被UVM方法学的一些表述弄得雨里雾里，比如Factory机制。
集微网报道 24000人次观看！集微网芯力量云路演开放平台后举办的最新一轮路演直播，再次获得了全行业的高度关注。
在 AXIS 总线数据输入阶段， DataMover 的 tready 信号并不会总处于高电平的接收就绪状态，会在一段时间内为低电平，这就要求主机在 tre...
Systemverilog中的callback指定了一个被调用的callback method，和一个调用callback method的callback hook。
Arm中国创新教育中心（Arm Innovation Education Center China ，AIECC）是Arm中国和江北新区研创园共同打造，由安芯教育运营，为南京江...
作者：李凡来源：[链接]在前一篇基础篇的文章中，我们对 DataMover 这一 IP 有了基础的认识，本文我们将会进一步了解 TA。
DataMover 是 DMA 的一种形式。Direct Memory Access 对我们来说是一个更熟悉的名字。在不需要 CPU 干预的情况下，DMA 可以进行数据的搬...
随机测试比传统的定向测试方法更有效。通过指定约束，可以轻松进行难以触及的corner cases（极端情况）的验证。 的验证。
由于物联网传感器节点的尺寸形式非常小，他们的计算平台有严格的能源约束。为了节省能源，占空比有助于降低传感器节点的功耗，但这需要...
RAM -> Ramdom Access Memory ，随机存取存储器。何为随机存取。举个不准确的例子：和上篇文章中的 FIFO 进行对比。对于 FIFO 来说，...
动态数组适合处理动态变化的变量集合，但当集合的数据空间稀疏时，**关联数组（ associative array）**是更好的选择。
testbench 是什么，Vivado 会告诉你就是一个普通的 v 文件。在这个 v 文件中，实例化需要被测试的模块，然后写一些激励语句：
SystemVerilog的OOP实现提供了从基类（base class）继承，并在子类（subclass）中对基类功能进行扩展（extending ）的功能。 这个概念称...
学生期间，做的设计比较小或者偏向 demo 类型，那么 ip 核是会占据设计的很大一部分。但使用 ip 核本身对学习者来说就很有意义。通过 ip...
SystemVerilog引入了面向对象（object-oriented）的类（class） 抽象数据类型。
SystemVerilog在Verilog 2001的Task和Function的基础上增加了在staticTask和Function中声明automatic 变量的能力，以及在automatic Task...
在Verilog-2001中，reg和wire数据类型都可以声明为数组，并且需要在对象名称之前声明数组宽度，还可以在对象名称之后声明的数组的维度。
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