在 AXIS 总线数据输入阶段， DataMover 的 tready 信号并不会总处于高电平的接收就绪状态，会在一段时间内为低电平，这就要求主机在 tre...
Systemverilog中的callback指定了一个被调用的callback method，和一个调用callback method的callback hook。
Arm中国创新教育中心（Arm Innovation Education Center China ，AIECC）是Arm中国和江北新区研创园共同打造，由安芯教育运营，为南京江...
作者：李凡来源：[链接]在前一篇基础篇的文章中，我们对 DataMover 这一 IP 有了基础的认识，本文我们将会进一步了解 TA。
DataMover 是 DMA 的一种形式。Direct Memory Access 对我们来说是一个更熟悉的名字。在不需要 CPU 干预的情况下，DMA 可以进行数据的搬...
随机测试比传统的定向测试方法更有效。通过指定约束，可以轻松进行难以触及的corner cases（极端情况）的验证。 的验证。
由于物联网传感器节点的尺寸形式非常小，他们的计算平台有严格的能源约束。为了节省能源，占空比有助于降低传感器节点的功耗，但这需要...
RAM -> Ramdom Access Memory ，随机存取存储器。何为随机存取。举个不准确的例子：和上篇文章中的 FIFO 进行对比。对于 FIFO 来说，...
动态数组适合处理动态变化的变量集合，但当集合的数据空间稀疏时，**关联数组（ associative array）**是更好的选择。
testbench 是什么，Vivado 会告诉你就是一个普通的 v 文件。在这个 v 文件中，实例化需要被测试的模块，然后写一些激励语句：
SystemVerilog的OOP实现提供了从基类（base class）继承，并在子类（subclass）中对基类功能进行扩展（extending ）的功能。 这个概念称...
学生期间，做的设计比较小或者偏向 demo 类型，那么 ip 核是会占据设计的很大一部分。但使用 ip 核本身对学习者来说就很有意义。通过 ip...
SystemVerilog引入了面向对象（object-oriented）的类（class） 抽象数据类型。
SystemVerilog在Verilog 2001的Task和Function的基础上增加了在staticTask和Function中声明automatic 变量的能力，以及在automatic Task...
在Verilog-2001中，reg和wire数据类型都可以声明为数组，并且需要在对象名称之前声明数组宽度，还可以在对象名称之后声明的数组的维度。
本系列中我们将一起探寻 Xilinx FPGA 的硬件开发环境 Vivado，发现 Vivado 的 Design Flow，使用 Tips...或许再来一些 BUG？Happy Desig...
Class是一组数据和对该数据进行操作的方法（ methods）。类中的数据称为属性（ properties）。类中的属性和方法一起定义了类**对象（ ob...
【嘉德点评】英诺赛科的该项发明，通过改变栅极结构，设置曲面子栅极的宽度大于第一子栅极以及第二子栅极的宽度，能够增大栅极曲面部分...
（集微网 张浩）5月4日，B站的短视频《后浪》刷爆朋友圈，“你们有幸遇见这样的时代，但时代更有幸遇见这样的你们。”何冰对年青一代的寄...
本系列中我们将一起探寻 Xilinx FPGA 的硬件开发环境 Vivado，发现 Vivado 的 Design Flow，使用 Tips...或许再来一些 BUG？Happy Desig...
数据类型可以分为2-state类型和** 4-state类型**。 2-state类型只能是0、1，而4-state类型可以是0、1、X和Z。与 4-state类型相比，2-sta...
MEMS（微机电系统）传感器深受运动、加速度、倾斜度和振动测量市场的欢迎。MEMS传感器是系统级封装解决方案，具有高分辨率、低功耗和尺...
近来笔者成为了一名 Modelsim 的重度使用者，每日忙于鼠标操作，颇感手指之疲劳。今日终于知道了 光标定位到信号下一边沿 的快捷键，与...
Always Blocks顾名思义，always语句块会always执行，不像initial 语句块只在仿真开始时执行一次。always语句块还有一个敏感列表，其告诉...
在RPWM中，每个开关脉冲的宽度随机变化。这导致谐波簇在很大范围内扩散，从而减小了单独滤波器的尺寸，或完全避免在某些应用中使用滤波...
比如仿真修改源文件或者 testbench 时，不能通过重新 run do 文件来 relaunch 设计。需要基于生成的 xx\_compile.do 制作一个 do 文件来...
Verilog中的if, else, repeat, while, for, case看起来完全像C语言！
海思麒麟990采用了7nm工艺，阿里平头哥号称最强AI芯的含光800也采用了7nm工艺。在这些令人振奋的消息背后，是中国芯片公司追逐先进工艺...
每个Verilog初学者的梦想是在一天内理解它，至少到达足够使用的程度。接下来的Verilog Basics的几篇文章将会让这个梦想成为现实。
Modelsim 的默认黑绿配色久经考验，黑色的背景最大程度上保护了日夜工作 · FPGAer 的视力，绿色的波形是那么出跳，看得久了，鲜艳而不失...
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