使用create\_clock命令创建的时钟都是ideal的，忽略了时钟网络的延迟。要进行准确的时序分析，还需要描述时钟网络的一些主要特征（比如...
正如我在本系列的第一章中所述，我们在设计电源传输网络(PDN)时面临许多挑战，PDN提供平滑的供电条件，以避免系统中出现压降和过冲的负...
对于电源传输系列一共有三个章节，在本文的第一章中，作者Shidhartha Das探索了电源传输在设计移动系统中所面临的挑战。
对于一个希望能够达到软件定义，硬件加速的协议栈来说，打通软硬之间的任督二脉是最为重要的一环。本文通过搭建一个 AXI DMA 子系统，将...
时序分析的一个重要部分是准确地指定时钟和相关属性，例如延迟（latency）和不确定性（uncertainty）。
在理解$cast作用之前，需要特别清晰derived class 和base class，handle和object之间区别
SystemVerilog中的package提供了保存和共享数据、参数和方法的机制，可以在多个module、class、program和interface中重用。package中声...
本文的目标是在 ZCU102 开发板上搭建可以运行 SDK LwIP Demo 的硬件平台。并在搭建平台的过程中熟悉 Zynq ultraScale+ 平台，并观察下 Z...
By the way，MicroSemi 的全球客户支持不错，在他们网站留下问题，会有专门的工程师邮件联系你帮助解决问题。比某 X 家的论坛发帖效率高...
在说数字通路之前，我们先对几个基础模块进行设计。（说实话，控制信号太多了导致篇幅太长了，经咨询决定数据通路及控制都交给下篇）
网上有许多教程写CPU的，但是我也是纠结了许久要不要做这一期CPU。最后还是决定做CPU，毕竟CPU是一个又装逼又不像图像处理要过多的数学...
说完了通信，我们为了后面的想讲图像处理的东西，所以先打一个基础，讲一讲VGA接口。首先预告一下，这是初始部分倒数第二个模块讲解，最...
写完了UART，接下来说一下另一个通信协议。SPI协议。SPI，中文串行外围设备接口，SPI总线是在物理上是通过接在外围设备微控制单元上的同...
今天我们开始FPGA最初的小工程：如何使用板卡实现简单的UART通信。（结尾送源码）作者：Trustintruth来源：[链接]
SystemVerilog中Singleton class是指只有一个对象（object）的类。这个对象只创建一次，为所需的全局变量提供一个namespaces。
Arm中国创新教育中心（Arm Innovation Education Center China ，AIECC）是Arm中国和江北新区研创园共同打造，由安芯教育运营，为南京江...
集微网消息 近日，美国一纸出口管制规定再一次将华为海思推上风口浪尖。而美国之所以一次次以国家之力“降维打击”华为海思，与半导体产业...
SystemVerilog 中的Covergroup结构封装了 coverage model。Covergroup可以定义在package、module、program、interface和class中
interface 封装了模块的端口(ports)，以及它们的方向（modports），同步关系（ clocking block），function和task。
SystemVerilog中的class可以具有数据成员（data or properties）和方法（method）。
集微网消息，集微直播间自开播以来获得了大量来自行业的关注与好评。其中“集微公开课”栏目联合行业头部企业，通过线上直播的方式分享精...
已将openwifi平台扩展到Xilinx ZCU102开发板（四核ARM Cortex-A53 1.2GHz，Zynq MPSoC芯片）花费了一个多月的时间。我原以为只需要1到2...
去年openwifi项目（[链接]）发布后，获得大量关注的同时，也欣喜的看到好多人已经自己跑通了openwifi的demo，并且开始使用。
这是openwifi的第二个release。太原这个代号是由我们内部的开发者刘薇命名的。根据前期内部开发情况，前三个release将分别由我，刘薇，M...
FOSDEM：[链接] Free and Open source Software Developers' European Meeting 自由和开源软件开发者欧洲会议。每年都会在比利时首都布...
这里介绍openwifi项目（[链接]）的射频和数字中频设计的一些考虑。这些内容也都在openwifi github的文档目录下。
如果粗略的了解过UVM，很可能一开始会被UVM方法学的一些表述弄得雨里雾里，比如Factory机制。
集微网报道 24000人次观看！集微网芯力量云路演开放平台后举办的最新一轮路演直播，再次获得了全行业的高度关注。
在 AXIS 总线数据输入阶段， DataMover 的 tready 信号并不会总处于高电平的接收就绪状态，会在一段时间内为低电平，这就要求主机在 tre...
Systemverilog中的callback指定了一个被调用的callback method，和一个调用callback method的callback hook。
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