package 是SystemVerilog语言的一种数据结构，它允许将相关的声明和定义打包在同一个namespace中。package 可能包含类型定义、常量声明...
Verilog HDL编译器指令由重音符（'）开始。在Verilog 语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件），...
一个UVM testbench是由从uvm_component基类扩展出来的对象构建的。当创建一个uvm_component对象时，它将成为testbench 层次结构的一部分...
首先我们需要知道通信的双方都是要有通信接口的，另外需要商议好的通信方式， UVM 也是这样做的，其定义了三种通信接口和三种通信方式，...
什么是做覆盖率？要回答这个问题需要知道 IC 验证的目的。最终目的是保证 IC 所有的功能都符合我们的期望。通过和 reference model 比较...
Factory机制是产生通用代码的一种典型的软件设计思路。在功能验证中，引入的类经常需要变化。例如，在许多测试中我们可能需要给事务增加...
UVM 是一个 事务级（TBV, Transaction Based Verification）的验证模型框架，解决了用低层次的信号比特或比特向量的形式带来效率较低的...
SystemVerilog 引入了面向对象的思想。对象句柄为语言提供了一种安全的、类似于指针的机制。
参赛单位：重庆交通大学队伍名称：一丘之貉指导老师：毕波 李艾星参赛队员：郁航 张坤 秦衡总决赛奖项：Robei杯一等奖
宏是任何软件中不可或缺的组成部分，通用验证方法(UVM)库也不例外。在日常编程中应该尽可能地使用宏，以避免书写重复的代码，同时通过不...
参与杯赛：IEEE杯杯赛题目：设计一个满足性能要求的工作在28GHz的功率放大器，电路性能强调在达到一定的输出功率与线性度的条件下，平均...
参赛单位：武汉理工大学队伍名称：自由派攀岩者指导老师：张家亮 李政颖参赛队员：张嘉明 岳志飞 彭晓煊总决赛奖项：Robei杯一等奖
UVM(universal verification methodology)，俗称通用验证方法学。通用二字在于其将以前所有的验证方法学（OVM、 VMM、 VMM 等等）都融合...
之前在公司负责制定代码规范，费了九牛二虎之力，终于整理出来一份文档。由于保密规定的缘故，无法与大家直接分享这份文档。但是，文档...
下面我们用三种方法去实现inout，先说明一下，第一种方法的结果与其他两种方法不一样，估计有问题，不推荐使用。
将Systemverilog中的数组和队列拿出来单独讲，是因为相对于其他的数据类型，数组和队列与 C 语言和 Verilog 语言的数组有着不同的特性。...
SV 开辟了一条可以将 SV 和 C 语言结合在一起的新途径，通过使用 DPI 的导入声明， SV 语言中可以方便地调用一个 C 函数。同样 SV 中的...
1. SystemVerilog 支持 C 语言内建的数据类型。为了避免 int 和 long 数据类型的重复带来混淆，在 SV 中， int 是 32 位的， longint 是...
Verilog HDL通过对reg型变量建立数组来对存储器建模，可以描述RAM型存储器，ROM存储器和reg文件。数组中的每一个单元通过一个数组索引进...
在基于Verilog或VHDL的验证平台中，验证平台和DUT连接在一起，验证平台中包含激励发送和响应监测模块，在仿真的开始DUT和验证平台就被加...
本设计以E203处理器为核心，添加协处理器、神经网络加速器、用于显示的外设（12864型LCD屏和通过HDMI连接的显示器）、输入按键、DDR、以...
参赛单位：北京理工大学队伍名称：飞虎队指导老师：李彬参赛杯赛：Arm杯参赛人员：余裕鑫 胡涵谦 刘鹏昀获奖情况：全国总决赛一等奖，华...
超高清摄像头广泛应用于各个领域，越来越多的应用场景需要多摄像头协同工作。然而，市面上现有的摄像头往往采用单个镜头，缺少针对多摄...
在过去的50到60年中，检错与纠错技术有了长足的发展。现今我们对检错和纠错理论有了更好的理解，并且该理论还在不断的发展。编码理论已...
您将与 Arm 的产品工程团队以及全球的应用工程团队密切合作，以深入了解 Arm 的系统 IP 和其他硬件产品。然后，您需要使用这些知识来帮...
LFSR(线性反馈移位寄存器）用于产生可重复的伪随机序列PRBS，该电路由n级触发器和一些异或门组成。在每个时钟周期内，新的输入值会被反...
7月30日，紫光股份旗下新华三集团正式宣布自主研发的高端可编程网络处理器芯片智擎660启动量产。同时，智擎660将不仅仅应用于新华三内部...
阻塞和非阻塞赋值的语言结构是Verilog 语言中最难理解概念之一。甚至有些很有经验的Verilog 设计工程师也不能完全正确地理解：何时使用...
如果你搜索Verilog和VHDL的区别，你会看到很多讨论这场HDL语言战争的区别页面，但大多数都很简短，没有很好地举例说明，不方便初学者或...
一个进程触发（trigger ）事件，另一个进程等待事件被触发（triggered）。可以使用->操作符触发事件，使用@操作符或者wait()等待事件...
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