转载自：知乎本系列文章将和读者一起巡礼数字逻辑在线学习网站 HDLBits 的教程与习题，并附上解答和一些作者个人的理解，相信无论是想 7...
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北京时间 9 月 16 日凌晨，苹果公司召开特别活动，推出了 Apple Watch Series 6 和 Apple Watch SE，并且为 Apple Watch 打造的首个健身...
转载自：知乎本系列文章将向大家推荐一个学习 Verilog 的好去处：HDLBits. HDLBits 在提供 Verilog 基础语法教程的同时，还能够在线仿真...
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集微网（文/Kelven）时间的巨轮来到9月15日，宽限期已到，华为供应链正式遭遇断供。在今年5月15日和8月17日美国对华为实施第二轮与第三...
1、define宏的使用：define经常用来代替某些复杂的文本内容或数字，也可以用来构造字符串。``
1、generate用法定义genvar，作为generate中的循环变量；generate语句中定义的for语句，必须要有begin，为后续增加标签做准备；begin必...
即便是功能仿真相同的RTL代码，不同的代码风格也会得出不同的综合结果。我们不能仅仅依赖于综合工具来fix代码风格糟糕的设计！
下面是门控时钟（clock gating）的最简单实现方法（使用与门）：从理论上讲，这是可行的：当使能信号Enable为高电平时，时钟将被传递到...
写此文时，时间临近国庆。中午的阳光还似盛夏，不过气温低了许多。路边插了很多红色的旗帜，超市的折扣让这几天更加喜庆。
所复用的两个时钟频率可以完全无关，也可以是彼此的倍数。在任何一种情况下，都有可能在时钟切换时产生毛刺。时钟上的毛刺会造成整个系...
要获得一个高质量的Topographical synthesis结果，需要一个良好的physical start point。
门级仿真(Gate level simulation)是对综合后,已经完成映射(mapping )到工艺库的数字设计进行验证的方法。
Verilog设计和测试平台的编码风格可能会影响仿真过程的正确（Correctness）和性能（performance），其中涉及仿真正确性的一个方面就是不...
集微网（文/Kelven）近一两年，关于三星在华产业调整的新闻频繁出现，事实上早已经见怪不怪了。8月1日，三星正式宣布关闭位于苏州工业园...
UVM中的phase，按照其是否消耗仿真时间($time打印出的时间)的特性，可以分成两大类：一类是function phase，这些phase是通过函数实现；...
随着北斗三号全球卫星导航系统GNSS日前的正式开通，自1983年立项研究，1994年开始建设，到2020年完成，耗时37年、北斗“三步走”发展战略...
事情缘由2020年8月7日，在中国信息化百人会2020峰会上，华为消费者业务CEO余承东对外表示，因为美国第二轮的制裁，华为自研的旗舰芯片麒...
Arm中国2021校园招聘正式开启，IC设计工程师，软件工程师等岗位需求多样。2021届的毕业生们，速速投递你的简历，与我们一创造中国智能科...
顾名思义，模拟/全定制设计流程用于设计模拟或者全定制电路。 全定制电路是指使用晶体管，电阻和电容设计的电路，但是全定制电路不一定...
集微网（文/Kelven）如同钢铁是工业社会的粮食一般，类比过来，集成电路会是当今信息产业的粮食和动能。
前一篇文章讨论了具有大latency 复位分配网络的高速设计复位释放的复杂性。在这里，我们讨论两种缓解此时序问题的技术。这两种技术都适...
国密 SM3 杂凑算法的硬件 IP，RTL 采用 Verilog 开发，测试平台使用 SystemVerilog 语言。
之前我分享过一个代码自动格式化插件: AStyle，用过Keil的朋友应该都会安装这个插件吧！它没有图形化界面，只能作为插件在IDE中使用，还...
自MOOC课程上线以来，很多同学咨询课件是否可以提供，一一发邮件也比较麻烦。为了方便同学们获取PPT文件，我建了一个课程和教学工作主页。
集微网消息 光刻机是半导体制造业中最核心的设备，光刻环节能实现芯片设计图从掩模到硅片上的转移。而光刻机工件台是光刻机的核心子系统...
集微网（文/Kelven）在集微网举行的第十期龙门阵当中，以“异构计算带来智能互联的下一个黄金十年”为主题，英特尔中国研究院院长宋继强作...
集微网（文/Kelven）自2014年《国家集成电路产业发展推进纲要》出台以来，政策的支持使得半导体行业飞速发展。从2015年开始，行业规模增...
计算机体系结构是计算机科学与技术、软件工程等专业的核心课程之一。上这门课的老师，您还在为下学期授课准备教学资料么？如果是，那赶...
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