在可综合的verilog代码中，为同一个net使用多个assign语句是错误的。综合工具会报出语法错误，即“net is being driven by more than one...
下面是一个APB slave 的verilog实例，大家可以在此基础上，设计自己APB slave接口的自定义模块控制器.
1、不同类型触发器的RTL模板从RTL中综合出的触发器或锁存器的类型取决于它们的代码风格。 以下是几个不同触发器和锁存器的RTL示例。 在...
Verilog主要有三种流程控制结构，即case，if-else和“？：”。本节主要说明了case和if-else结构的实现细节。1、如何在case语句和嵌套if-el...
有限状态机（Finite State Machines）是设计中控制逻辑的重要部分。同步状态机和异步状态机之间有什么区别？同步状态机和异步状态机是状...
本文描述了一个优化软核面积的RTL编码技术。优化掉不需要的逻辑，不仅减少了芯片面积，还减少了电路的开关活动，因此也减少了功耗。
Scala在定义一个变量时，必须在其变量名前添加关键字“var”或“val”这两者的区别是“var”修饰的变量可以新赋值，并把原值抛弃，而用了“val”...
可测试性（DFT）用来确保设计最终是可以测试的。DFT在增加故障覆盖率（fault coverage）的同时也增加了面积。
继上次使用VCS基础操作和makefile的书写，如果我们最后不使用vcs而是使用verdi该如何调用呢？和上次一样，我们同样要把我们的.v文件和tb...
低功耗是当今大多数芯片的关键要求。 芯片的功耗越大，设备就会越热，运行速度越慢。并且在高温下，芯片的可靠性会降低。本文讨论如何在...
make命令执行时，需要一个 Makefile 文件，以告诉make命令需要怎么样的去编译和链接程序。首先，我们用一个示例来说明Makefile的书写规...
只有输入，没有输出的模块将被综合成什么？仅有输入且无输出的模块将会被综合成没有逻辑的模块。为什么在综合出的逻辑中看到锁存器？有...
1、基本逻辑运算、仅用与非或仅用与或非、最小项之和、最大项之积、卡诺图化简、逻辑门的mos管组成，笔试常出现
最近在学习Linux下的一些操作，在此总结gvim中的常用操作。由于许多命令用：开头，所以下面命令都是使用粗体文字。如有疏漏，还望指出。...
以下要点总结了设计阶段的主要考虑因素：1、寄存关键模块的所有输出。这将使得在系统级集成期间，接口时序很容易满足2、根据时钟域和功...
在图像处理中，边缘是一幅图像中最基本的特征，每幅图像的边缘包含了用于识别的有用信息，是图像分析和模式识别的主要特征提取手段。作...
本文讨论综合出设计中Memory的多维数组的含义和选择来自工艺厂商Memory的一些需要考虑的因素。
driver的作用是按照接口协议将事务对象驱动到总线。driver从sequencer中获取数据。UVM库提供了uvm\_driver基类，所有的driver类都应该直...
本设计使用的总线为使用时钟信号同步数据传输的同步总线。主控为4通道，总线从属为8通道。总线读数据时序图如下
UVM库提供了uvm\_sequence\_item基类。 每个用户定义的事务对象都必须直接或间接地从这个基类派生。
UVM提供了一组可用于连接各个组件的事务级通信接口。 TLM接口的使用将验证环境中的组件相互隔离开来。当RTL被修改时，UVM验证环境只需要...
由于项目中经常会涉及到总线的内容，想在AHB上挂一个SRAM和flash，我们从AMBA总线入手，从时序入手吧AMBA总线理解一遍。而这之中我们主...
最近在做项目中遇到了一个问题，首先我们知道信号的边缘不会像我们想要的那么陡峭，而且不会像我们想的一样准时到达。作者：Trustintrut...
扰码是在数字传输系统中，对于数字信息进行随机化处理的一种技术，被广泛应用于通信各个领域。其作用是对数 据源发送的数字序列随机化处...
UVM提供了实现覆盖驱动验证（coverage-driven verification ，CDV）的框架。 CDV结合了自动测试向量生成，自检查和覆盖率收集，显著地缩...
时序分析工具可以查找并分析设计中的所有时序路径（timing paths）。每条时序路径有一个起点（startpoint）和一个终点（endpoint）。
当设计中使用了多个时钟时，这些时钟域之间的关系可能是synchronous、asynchronous或者exclusive的。如下所示：Synchronous：
【嘉德点评】三星发明的光子对发生器和量子密码系统，通过光子对发生器产生量子纠缠光子对以及使用该光子对发生器的量子密码系统，相比...
使用create\_clock命令创建的时钟都是ideal的，忽略了时钟网络的延迟。要进行准确的时序分析，还需要描述时钟网络的一些主要特征（比如...
正如我在本系列的第一章中所述，我们在设计电源传输网络(PDN)时面临许多挑战，PDN提供平滑的供电条件，以避免系统中出现压降和过冲的负...
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