环境配置:在linux/optee双系统环境下, linux系统的SCR.IRQ=0、SCR.FIQ=1, optee系统的SCR.IRQ=0、SCR.FIQ=0
我们可以看出，实际上有四组表，每组表有四个异常入口，分别对应同步异常，IRQ，FIQ和serror。
思考：1、这里有没有按照armv8定义的异常向量表排列？不是每一个offset只有128bytes地址空间吗，如何做到的？2、Linux Kernel arm64体系...
快速连接👉👉👉【精选】ARMv8/ARMv9架构入门到精通-目录 👈👈👈软件中定义的向量表，是否和ARM文档中的向量offset一致向量表的基地址是否写入...
有人说，中断就包含IRQ和FIQ，其实这是不准确的，准确的说法应该是：产生到aarch64的异步异常(包括IRQ, FIQ, SError) 可看作中断。官方...
快速连接👉👉👉【精选】ARMv8/ARMv9架构入门到精通-目录 👈👈👈1、gic的版本GIC是一个为Cortex-A和Arm Cortex-R设计的标准的中断控制器2、GICv...
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清除（Clean） 整个高速缓存或者某个高速缓存行。相应的高速缓存行会被标记为脏，数据会写回到下一级高速缓存中或者主存储器中。
AT指令的语法格式：有了上面的语法格式后，就非常好理解armv8的MMU提供了14条AT指令了：MMU的地址翻译一般都是自动进行的，在当前的linu...
Inner shareable cache： 这是ASIC在设计的时候，会把离cpu进的cache定义成Inner shareable cache，软件可以通过读取CLIDR_EL1.ICB比特...
思考：1、cache coherence和memory consistency的区别？2、cache一致性和barrier指令有什么关系？
Cortex-A720核心提供一种机制，通过IMPLEMENTATION DEFINED系统寄存器可以读取L1缓存、L2缓存和Translation Lookaside Buffer（TLB）。...
Cortex-A720核心的L2内存系统通过CPU bridge连接core与DynamIQ Shared Unit-120，其中包括私有的L2缓存。L2缓存是统一的，每个Cortex-A7...
思考：L1 System memory和L1 Cache是什么关系？L1指令cache禁用时，指令cache就真的不会缓存了吗？此时还会出现缓存不一致的情况吗？L1 ...
关键词： DynamIQ cluster、DSU-110、DSU-120、DSU、cache、mmu、缓存、高速缓存、内存管理、MPAM
思考：在页表的Descriptors中的Lower attributes中的AttrIndx中指向的MAIR_EL1寄存器中有配置cacheable属性, 在TCR_EL1寄存器中有cachea...
思考：在页表的Descriptors中的Lower attributes中的AttrIndx中指向的MAIR_EL1寄存器中有配置cacheable属性, 在TCR_EL1寄存器中有cachea...
缓存替换策略是用于确定在缓存空间已满时应该替换哪些缓存项。Pseudo-LRU（Pseudo-Least Recently Used）和LRU（Least Recently Used）...
内存屏障（Memory Barrier）和缓存（Cache）之间有密切的关系。它们都是计算机系统中用于确保内存操作顺序和一致性的重要概念。
我们知道每一个Arm core的L1/L2/L3的cache是多大的，要么是IP定死的，要么是ASIC可配置的。那么从性能角度来说，是不少配置的越大越好呢...
思考：REE刷TLB时会把安全的TLB刷掉吗？TEE刷TLB时能否刷安全的TLB？例如页表管理着的共享内存，它的翻译缓存到了TLB.
在人工智能的淘金热中，英伟达吃肉，小型关键参与者喝汤。这次我们要说的是正发力在Retimer这个小型芯片的供应商。目前一台典型的配8块G...
3月20日，上海国际半导体展览会SEMICON China 2024盛大开幕。作为中国规模最大的半导体业界盛会之一，SEMICON China囊括了当今半导体制...
芯片是科技发展的核心关键和技术底座。当下RISC-V、Chiplet、AI、汽车电子等成为该行业的高频词。这两年的半导体行业，皆围绕着这几个技...
在看完事务层和数据链路层之后，我们来继续我们的协议栈之旅吧！这一篇中，我们会来看看PCIe物理层（Physical Layer）是如何工作的，从...
引流关键词:缓存,高速缓存,cache, CCI,CMN,CCI-550,CCI-500,DSU,SCU,L1,L2,L3,system cache, Non-cacheable,Cacheable, non-shareable,i...
思考:在经典的 DynamIQ架构 中，数据是什么时候存在L1 cache，什么时候存进L2 cache，什么时候又存进L3 cache，以及他们的替换策略是怎...
思考:1、为什么要学习MESI协议？ 哪里用到了？你确定真的用到了？ 2、MESI只是一个协议，总得依赖一个硬件去执行该协议吧，那么是谁来维...
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