Callback (回调)是指更改验证组件（driver、sequencer或者monitor）的行为而不更改组件代码的机制。它可以用于功能覆盖率建模，错误注入...
很多新生代的FPGA工程师都没使用过使用原理图输入进行FPGA设计，没有经历过那些“画原理图和连线”的工作，这得益于HDL（Hardware Descrip...
通过前段时间的面试，我发现很多入门或者工作1~2年的人，对于module的理解还停留在一种语法的关键字，类似c中的main，我相信应该还有很...
本文给出了IC前端工程师的技能树以及相关书籍推荐。值得注意的是，能够插入购买链接的资料我都是直接插入链接了，有些公众号商品入口中...
本文主要记载如何从零开始在win平台搭建SpinalHDL开发环境并跑通第一个spinal project demo。
将extensions.zip解压到路径“C:\Users\用户名.vscode\extenstion”，完成插件安装，插件自带语法高亮和自动补齐功能。已经安装的插件暂时...
最近在行业群里看到大家讨论了一个很有意思的话题，对于工作n年的你，你是一个经验用n年还是有n年的经验。之前也面试过一些工程师，看到...
如果testbench中monitor的数据有多个分析用途（例如存在多个RM），我们最好在不同的组件中独立地进行处理。这就导致了一对多的port连接...
很多芯片从业者或者学习者都想有自己的一个project供自己学习，但是苦于一没有服务器，二没源代码,因此不知道从哪里下手。为了降低芯片...
最近看到行业群里面经常有人问CPU怎么验证，还有问SOC验证在做什么，今天和大家简要介绍下IP，FPGA，SOC和CPU验证。
package 是SystemVerilog语言的一种数据结构，它允许将相关的声明和定义打包在同一个namespace中。package 可能包含类型定义、常量声明...
Verilog HDL编译器指令由重音符（'）开始。在Verilog 语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件），...
一个UVM testbench是由从uvm_component基类扩展出来的对象构建的。当创建一个uvm_component对象时，它将成为testbench 层次结构的一部分...
首先我们需要知道通信的双方都是要有通信接口的，另外需要商议好的通信方式， UVM 也是这样做的，其定义了三种通信接口和三种通信方式，...
什么是做覆盖率？要回答这个问题需要知道 IC 验证的目的。最终目的是保证 IC 所有的功能都符合我们的期望。通过和 reference model 比较...
Factory机制是产生通用代码的一种典型的软件设计思路。在功能验证中，引入的类经常需要变化。例如，在许多测试中我们可能需要给事务增加...
UVM 是一个 事务级（TBV, Transaction Based Verification）的验证模型框架，解决了用低层次的信号比特或比特向量的形式带来效率较低的...
SystemVerilog 引入了面向对象的思想。对象句柄为语言提供了一种安全的、类似于指针的机制。
参赛单位：重庆交通大学队伍名称：一丘之貉指导老师：毕波 李艾星参赛队员：郁航 张坤 秦衡总决赛奖项：Robei杯一等奖
宏是任何软件中不可或缺的组成部分，通用验证方法(UVM)库也不例外。在日常编程中应该尽可能地使用宏，以避免书写重复的代码，同时通过不...
参与杯赛：IEEE杯杯赛题目：设计一个满足性能要求的工作在28GHz的功率放大器，电路性能强调在达到一定的输出功率与线性度的条件下，平均...
参赛单位：武汉理工大学队伍名称：自由派攀岩者指导老师：张家亮 李政颖参赛队员：张嘉明 岳志飞 彭晓煊总决赛奖项：Robei杯一等奖
UVM(universal verification methodology)，俗称通用验证方法学。通用二字在于其将以前所有的验证方法学（OVM、 VMM、 VMM 等等）都融合...
之前在公司负责制定代码规范，费了九牛二虎之力，终于整理出来一份文档。由于保密规定的缘故，无法与大家直接分享这份文档。但是，文档...
下面我们用三种方法去实现inout，先说明一下，第一种方法的结果与其他两种方法不一样，估计有问题，不推荐使用。
将Systemverilog中的数组和队列拿出来单独讲，是因为相对于其他的数据类型，数组和队列与 C 语言和 Verilog 语言的数组有着不同的特性。...
SV 开辟了一条可以将 SV 和 C 语言结合在一起的新途径，通过使用 DPI 的导入声明， SV 语言中可以方便地调用一个 C 函数。同样 SV 中的...
1. SystemVerilog 支持 C 语言内建的数据类型。为了避免 int 和 long 数据类型的重复带来混淆，在 SV 中， int 是 32 位的， longint 是...
Verilog HDL通过对reg型变量建立数组来对存储器建模，可以描述RAM型存储器，ROM存储器和reg文件。数组中的每一个单元通过一个数组索引进...
在基于Verilog或VHDL的验证平台中，验证平台和DUT连接在一起，验证平台中包含激励发送和响应监测模块，在仿真的开始DUT和验证平台就被加...
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